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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 請問一下FPGA要怎麼實現高倍的倍頻電路嗎??? ...
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[問題求助] 請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

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1#
發表於 2009-5-27 14:03:45 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
不好意思~~想要請教一下各位前輩們~~
  S# @) W; u3 {0 E4 S我所使用的FPGA晶片是altera的Cyclone系列~~~" @. |7 a( Z- h9 r) B% H+ q
我現在遇到了一個問題，就是我電路板的input clock是48Mhz，但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~0 J! x. v! P& B' d7 @2 ~0 I  S8 G
我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已，明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~
; @! L; ?) Z0 L- D# E所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??
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2#
發表於 2009-6-2 15:12:54 | 只看該作者
第一個PLL 做一個100 MHz的頻率出來
. ~0 A# H' e* H8 {第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了
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3#
 樓主| 發表於 2009-6-2 15:37:35 | 只看該作者
原帖由 topplaza 於 2009-6-2 03:12 PM 發表
- m' v9 `, s; M- w$ f. b7 p0 e第一個PLL 做一個100 MHz的頻率出來
1 q4 Z3 {0 r  N$ r6 j+ e7 t6 F4 ?第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了
$ F) c! B5 h) ?
% W9 C' ^4 S& v" S8 O: u
我試過這樣去做7 Q! f% D5 p! x$ ~3 C
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
  A$ u: F6 u- F% }5 H4 d而我電路的外部輸入頻率只有一個48MHz而已+ h9 w* }+ v6 [
所以沒辨法這樣做6 H, h: r# `' K: M/ \  x

% Z3 i: G5 O( T3 I7 @9 u而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制- q' `4 q  R# R& R5 K
只能做1到32的除頻跟倍頻$ X8 {3 W9 K6 ~. Q6 p3 U. T9 o
所以照您的說法下去做也行不通
* }. h6 e# v* q4 T: n* N3 e2 Y
9 n" M( X" \0 L+ q9 a不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)
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darylz
4#
發表於 2009-6-3 12:02:34 | 只看該作者
这方案怎么定下来的？
3 \; x- h. D; j  n很难想象哪里有这样的应用，输入48M输出48.3M4 ?  B1 J0 ?( c4 l8 I
要锁频吗
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5#
 樓主| 發表於 2009-6-3 13:02:38 | 只看該作者
其實原本是要求要做遞增的5 I9 u9 a' H" z* a
輸出頻率由48MHz開始增加
' Q/ e) C( j7 I, Z一次增加0.3MHz直到63MHz為止8 t1 ^# H% v( q5 R& r8 h. ?9 s6 N- c
但是我現在連48.3MHz都做不出來, K6 G+ L7 ~7 c, u# O( z
所以才會上來問問看有沒有人有什麼建意, c9 v' a! t5 |3 x
+ q9 S  @# |/ K" w% o+ X0 J
[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]
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6#
發表於 2009-6-3 17:16:27 | 只看該作者
原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表
3 U6 \- `1 Q  Q+ t; c! N, P
9 F- i7 A. t( M* E8 Q3 s
8 D# g5 l3 Q1 m) k9 u+ r) _% E3 w# ?我試過這樣去做7 r. W$ p/ {8 f2 p) {- R6 x1 O7 C. D
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率4 t3 {& p  T  e) A
而我電路的外部輸入頻率只有一個48MHz而已4 J2 q+ j# c! E. J$ X$ _
所以沒辨法這樣做
5 G* M% A+ K" m  g" X5 J# j# @" X5 Q9 c* h) ]3 k6 j5 {# b
而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
) R  r. G5 H& z只能做1到32 ...
. M# J& N$ }; r" v2 W
1 f- W6 N" x. Z% k/ t2 ?/ s
可是我試一下 Cyclone的PLL是可以做到啊!
' u. Q) F- z3 ~2 g3 x3 YPLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
' o* n, [( a+ ?# ]4 j9 Y2 V你是在合成時產生錯誤訊息的嗎?
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7#
 樓主| 發表於 2009-6-4 09:50:32 | 只看該作者
原帖由 topplaza 於 2009-6-3 05:16 PM 發表 / b0 z+ y1 n; H: w; k8 e2 A

" m2 _- @, `* X$ e# m1 ^: v# ^9 h9 B! x$ H+ {% Y8 v/ }& t: N# I
可是我試一下 Cyclone的PLL是可以做到啊!4 X/ j, b$ p+ z6 G" J& [0 ^1 J0 c
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的+ L/ n. x& |" G$ ~7 S% P
你是在合成時產生錯誤訊息的嗎?
# {9 n6 y  J/ N, p
. U1 h# j+ T  i/ y& P1 k
我也試過你的做法,是可以設定一個輸出48.33333MHz
3 Q' ^3 q, t/ a  h, |但是我compile到Fitter(Place & Route)的時候就會出現ERROR
3 }# k  x* T# C1 V# B所以我才會上來問問
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8#
 樓主| 發表於 2009-7-3 14:34:39 | 只看該作者
問題決解了
' I, J: s; }& v& @( N& N0 g0 M謝謝各位的幫忙! E. F+ j7 L# ], P1 y
最好還是使用counter來計數
" Z+ H9 L% X" B: Z不使用改變頻率來控制了
7 Q1 X# U2 |$ [- H8 J# U" S然雖同步方面算了很久才達成
9 Y* y7 w) s( t6 O% L5 V, l* A/ h. m不過總算是完成了
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thjan65
9#
發表於 2011-12-29 17:59:36 | 只看該作者
回復 8# tmwcndjjmj
, h+ A9 c3 t+ P9 y1 Q3 W% h5 \: ]$ ]
7 r  O0 G8 e3 i. f6 R4 f' H# k$ Y4 D: l
土法煉鋼    ? 辛苦但直接.
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