關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
裡面主要有一顆PowerMos Size W/L=8000/0.3
) F5 Z2 [" u5 X) D- X6 E1 h據聞Lay PowerMos主要就是Latch Up及ESD的問題
* D8 O- L& J: N: }所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
( ]2 Y1 k% K/ ?& e6 G% {& a或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
0 n! k9 s8 }  d/ X( I要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
這是要 trade off 的!!  所以只有靠經驗!!
3 L6 d/ @$ l2 z, B8 k有一個  比較好的方法就是!!
多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
) J; l1 Y% v" _$ |這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
' ?& B! c$ ~$ I, U$ {: F5 J" P要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
PNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
如果size還可以接受的話,最好就是用ESD rule畫,
這必須要跟designer討論,
如果可以這樣子實現的話,
  F1 {$ f# |2 W7 E+ a; E那ESD跟latch up protect就一定沒問題
- g% N, ^1 v- l! Q  s$ }1 p也就不用擔心了
不過如果限制於面積大小,
9 D3 |2 h' w6 \8 S5 \- h那也可以把source跟drain的距離拉小一點,
  R- F* g& U0 `" r9 R甚至如果有rpo的也可以拿掉,
7 L  K& C8 z0 H- Y: B2 E! N因為畢竟不是像PAD裡面要做ESD protect
, H0 W' f) l# E" J/ t總之就是如果designer同意的話,
討論之後就可以偷一點,只是看要怎麼偷,
方法都差不多那樣

不過畫powerMOS除了MOS的架構以外,
* K; I; G% J- ]( k) y7 u% m最需要注意的就是要可以meet design端的current density,
4 G& I9 t+ Y7 J, m9 Y7 ~7 G5 }這也有關於整個powerMOS array的floor-plan.
+ J8 M& G. n7 A! Z2 Y- e3 Q5 G3 d因為你在問題裡沒提到,所以我另外提一下

小弟的淺見啦~~
3 z2 N$ g; M6 j2 h如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
7 q/ V# k4 E  v9 l: |0 ]gardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
$ O7 F  V3 l: ]" C1 M小弟近來有個專案是做DC to DC Convertor的Layout
3 W/ Y2 M- E4 y) f/ s5 h1 a- ~9 t裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或 ...

8 x; H2 {$ {1 N' P, x


0 G+ b- }! i/ y3 `; N# _latch up較好解決在device layout周圍畫上double guard ring。
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
; c- P7 }/ {5 n另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
5 Y$ t+ x' B6 ^$ B6 \poly的L劃0.3
5 M! A. g8 f! [# Plvs的結果L會變大～
$ m( K) ]+ n( I+ b; i& F顆數越多會越大w1000~L就大到0.33...多
6 K$ l0 z/ ^+ P1 j! F3 x2 c這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99


    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。