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[問題求助] T18 DRC LUP3.1g_1.8V

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1#
發表於 2013-10-7 23:48:56 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最後由 aj002547 於 2013-10-7 11:51 PM 編輯   G3 V: q' s, G5 d4 L
! ^" f3 H0 L0 N1 V- @
各位先進好, 小弟有遇到一DRC錯誤不只如何解, 想請教各位
: S, m% g! F4 a1 [8 g4 B
" W# P( O$ ~7 {5 C圖片的反向器輸出有接至PAD, 但cell都是畫好的, ! H2 z3 G: u+ `1 u5 `1 W

4 h' q2 d, z! |. Y6 G  G難不成真的要把這塊拆開然後拉開到他所指的3um這麼長距離嗎?- ^1 \: m5 k6 ~( F- B, Q2 g0 Q

# c' P' l/ f5 ^/ j/ ?1 G/ w還請各位先進有處理過的幫忙, 謝謝" c$ X  ]' p; {0 y, }5 U# n- J
2 p: W) `% M& \
% z( P. T+ T; G2 I  y( \$ V
) t, |( N. P+ l
$ y9 r. ?) q% S% v+ E. u$ n
highline處為紅色框起部分! q: N: W6 f5 x

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推薦
發表於 2013-11-8 07:39:24 | 只看該作者
您好:1 H1 v( x  ]: e# C2 ]
* C- q$ U9 r, C( O) R' r( I/ {8 T- w  b1 y
       我簡單的按照DRC RULE上的字義跟分享一下我的看法,應該是說如果你的N/PMOS有直接接到PAD的話,你的NMOS就必須要圍上DNW,而且DNW跟你的PMOS的NW必須距離3um以上。
) D, f  L) M3 z1 E. V
! {$ R0 D: _- ~' m        我猜這應該是為了ESD所設的RULE,因為在PAD附近較易有大電流,故拉開N/PMOS以防止LATCH UP產生。7 I, m' k$ p  a- c6 Q% v
8 Q- Z* e: M$ L( m6 l( x
以上希望對你有幫助。
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3#
發表於 2014-5-21 18:14:38 | 只看該作者
LUP  廠 rule0 [0 m+ h! B0 s

2 d: Y1 c+ f. f7 i. p" |space  between the NMOS and the PMOS
4#
發表於 2014-5-21 19:14:49 | 只看該作者
請把PNMOS 拉開 並為一個完整的ring
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