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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 負載為大電容時的buffer設計
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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer3 L) Z; @: n* U) D9 n
請問此buffer要如何設計?!
- M- ~) J' U) V# j! v) w! ^確切的流程為何?!- n( z! _: R2 E& v4 x# y
謝謝大家^^

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m851055
2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!7 J+ }; a. |( F
謝謝回答喔!!
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m851055
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧，如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!! b0 s: C' ~0 n& ~+ ~
那要怎麼模擬呢?!
* a% _) h9 Q1 K4 L假設負載為5pf: C5 w0 K2 e: ]( S9 y4 p' _
但現在電路的輸出只推的動1pf3 ~. z( m" [! O8 r. d( C2 _- k' s
那我的buffer該怎麼設計呢?!* M  B$ U# J+ v* v
謝謝回答!!
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m851055
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?
  M7 ~+ c) q; m+ @# n: J5 ~2 o6 L: l2 O) A( h+ t7 B
如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高% u2 c( D( ]- R' B. L4 @0 v

4 Y- M! X, O- a8 k, _$ m  b0 V1 G0 Y或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶..., w) W& S5 J; z1 h3 f1 l4 w
我的問題是6 z: b' k: t: i0 V5 Y
每一極inverter(也就是buffer)的 pmos & nmos的size1 r( [0 U5 w) |& {: m( e
該怎麼去求?!
/ Z$ }6 B2 m! w/ u我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
/ {9 I% o  E# k2 j# z: }" {ex:假設現在的電路輸出端可以承受1pf的loading/ \* v1 x' X; {
   但如果是要改成推5pf的loading
" j4 L) b4 @/ \   那buffer size該怎麼設計?!
7 n( Q! n1 ]* |   我知道要設計成偶數級; R* z1 }0 K' `6 q
    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!( O: ~; F5 X- W9 q# X# r
   開始推的第一級size又是多少呢?!0 Y$ k) b' k9 z1 {2 w6 e& u$ B8 M
謝謝回答!!
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m851055
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。
* y* a" e. S* u' B* m( Q' V7 t7 V( v$ f/ V
+ q7 [! X% d! v' n
一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
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sjhor
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!1 u2 f( j( V4 b5 w
我記得吳重雨老師曾經敎過!
7 f: B+ b5 e0 {/ R! e$ |最佳的倍數是 e 約等於  2.78倍!!
  v; z" B2 P+ k$ v; j, c) C目前常用的是 3 ~ 4 倍!!
" ^  R: A+ d/ K) E1 i" ~最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!
/ m. _  ~% m, @$ S# p5 d而且此 Buffer 也不要串太多比較好!!
7 x+ Y8 g5 y  h
  Z8 P7 o* |9 s/ b8 D此篇應該放到  analog 版比較適合唷!!
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yhchang
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到; g" [* s2 M* v* K, \: T. m
4 d% o3 w# B- ?
與9樓所說的相同   Inverter  做Buffer來推動時* U1 b) u: p0 c( A" b4 ^
一定是偶數級來推動
0 e& Y: u+ }# F6 k) y0 x倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
$ j: Q% P- q) P, z" \9 C也就是 2.71828.....
) D+ c9 g& Z4 [' H但實質上 電路的使用. |8 f4 k5 i0 s' u' U  _# s. O6 J1 I
譬如我們  多半都是  2倍到4倍之間
+ l7 g4 F. j2 @: z比如 第一級是    2/1   倍數是 3倍的話
1 T4 v8 }. v3 `: u9 _3 q5 o; R第二級就是  6/3   第三級是  18/9   以此類推% C; J9 g2 W  |  N
推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
/ Q0 w3 S2 V) Q9 [% P然後使用的總面積也不會太大的情況下. z# m! ?! l5 [9 |# }+ Q
就是一個最佳的Buffer推動方式
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Shouwei
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)! J, G7 r& l( g0 c+ ^
大部分還是用3就好了$ }; D( _5 ]/ ~( i
記得layout時要很注意哦~因為越往後面，mos高度越高: X, z. `1 N% e5 C
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高6 n. T+ |4 q( ?6 ^. n* M
然後contact多打幾個，特別是在輸入、輸出端
8 N* @( |# O& C9 @metal打大片一點
2 M' u7 C2 L  _( B# c畢竟大size的buffer流過的電流較大  t. c! F3 j8 x2 U
會有dc power的問題
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12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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