請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
3 `5 B3 C# E; C# b$ w* a遇到一個問題我不知道如何將case 的state 宣告成 output port
0 h  V9 N; u( M" ]* p: j/ x0 h  b想請各位大大 幫忙解惑一下
謝謝
8 G9 `9 ]* ]/ X# f( Q6 ~8 H5 b
, a6 ~6 d- ~1 s+ Y+ u- z; e% w& Tcode 如下
2 u. b/ Q+ H& g0 H9 g
type state_s is (s0,s1,s2,s3 );  
: y# Z- \' g6 S% t  signal state : state_s ;
3 _7 q; g" W' i* M7 G4 A$ W   case    state is                   
           when s0 =>
* X" H/ V1 X( F/ v5 F) ~             if (***)     then
               state <= s1;
7 H- W2 p% z* s: b8 }- ?                       when s1 =>
6 A( \  y/ E; h( ^& o' |& u                                 .
. y0 b5 [1 x1 T' ~5 L' [: l+ \2 n# ]                                 .
                                 .
' p$ |, p$ j9 Y9 j  g% v( H3 y  `                                 .

addn

您好

; x( M2 e5 m7 ?: D4 J/ j- [  有一個方法,你的state狀態有四個,
用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
2 |9 \0 w. ^! j  signal state : state_s ;
& \$ _# R3 l# H' v* j! Y
9 M- r. z; c+ k  V然後就可以 state_output<=state;
9 _9 H$ R: `* D3 H- j1 d6 X& @5 J3 r假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
: w' t3 f8 U7 P4 u
, }8 s  k; S9 O; J) E7 u4 `9 P不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
& g7 v! f7 F- U$ i表甚麼狀態
: f8 l% N; q" {- _2 @6 ?
: G; G5 n( \2 Q+ l請問你的state為甚需要輸出?