supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
4 J8 t' _: C/ hI/O device clamp ESD need to consider only tyigger voltage

0 k/ b4 Z; |8 b3 W8 h( F: r8 X請問這是為什麼?有誰願意解釋一下
: C' b5 Y) M$ B) K" {; ^6 i6 {9 s感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
  D- T; c, F5 K& y+ g7 ]8 Y- }4 Z再請教一下
假如已經有對VSS與VDD的ESD 保護電路
$ F5 t* F2 a# K7 H. Q5 |6 p還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??

, O, p( g( a) I/ W# E. F, Y. D曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
/ h$ j0 B1 \- b6 h全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
& r' U- [7 j' ~0 u5 L一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..
0 u4 K, t! T& _+ q* r$ y9 I4 z
寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
: `( q; E# e+ x+ L6 F6 f經過你的解釋總算比較清楚~~
  t; y5 e0 w% L4 F$ p7 P, T感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
. x1 C  s" g+ p' s8 wfoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
$ R& ]% x7 J/ T( l) a; }9 O4 U: l感恩~~

1 J9 G9 |- e1 |2 b: t8 n
/ n% |  Y( u* h5 J" m& t: B
如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
3 g2 j6 S/ v# F% [& v而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
# r1 ^1 k" I* g  L3) Purely GGNMOS

  Y* ]5 z( _% g- T4 mFor RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
6 q) R4 Y8 v7 ?. w: b. BRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
9 y" T( L& D/ Q5 ]1 q6 d而更先進的製程進一步規定需小於1 Ohm.

  @) v  c" B! S' d! Z/ i- ^: k0 a这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
* y! y. z( u' n看是哪一家製程
RC設計大於 100ns 小於 1us 即可
9 N, N, |& {2 P, A7 K: n7 C  s7 U4kV 的話  NMOS 要化大一些

  Q0 M6 N4 Z9 D2 }1 o0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
" |( T7 }0 a. q6 f- i2 H, p: lLayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！