請教有關調folding_cascode 放大器的訣竅

st80069

! q- Y! w# v7 y' E+ t上面是在下正在做的差動放大器，正遇到瓶頸中...冏
9 @* z; G, {. I8 }; r) K' L* C在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
1 K8 V1 N# y* E所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
; c" ], E5 ]: e, |, t$ J& t. N: q等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

* k* q4 k9 Z: s; U增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
4 p4 a+ ~& H) ~1 Y  ^2 b9 p在下使用的是65nm的製程，所以VDD是1.2V，
, b% J9 _! a. ?) l) \8 V而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
! L' L. \2 ~$ R( k! Y/ B
所以有幾個問題跟訣竅想請教各位大大，
1 W% c  c9 p% E' `$ f5 B# Q) |1.VCM的值真的需要固定在VDD的一半嗎??

' F& @; G" d# o3 k( M1 ^! s2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

: H& K- z* p- c8 x* T3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
, }6 S% W0 R  z. |( X& y
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
  ~3 E: F  H, r希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
  u& ~' |# r, B8 i附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
+ n: ?& m- T3 z; V% L.lib 'xxxxx.lib' TT
.unprot
.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
*****************
VDD vdd gnd! 1.2V
' c; Q( P7 L) n1 b
1 [3 y4 U9 m3 Y1 s. d0 l# d6 F% DVB1 vb1 gnd! 0.74v
# q# B5 O4 n, `, N% ~) lVB2 vb2 gnd! 0.4v
8 S* h) E" g9 n5 [: |; o8 ]VB3 vb3 gnd! 0.38v

VCM vcm gnd! dc 0.6v
& {  ~2 b% Z  w3 lVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
6 v2 f5 M! }3 {7 ?9 ~0 ~/ O9 ~EIN+ in+ vcm vd gnd! 0.5
) {3 t, @- U5 @EIN- in- vcm vd gnd! -0.5
: Y) `. g, ]. s* \& @4 ]5 N*****************
, X: T3 T$ I, B  J
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
& g$ ]  u9 e$ E+ wM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
, g. e  _) z( E3 o( ^0 Q4 k& AM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
' K/ r" S# \5 lM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
- c2 N8 h; Y- N/ c4 j* n# NM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
# ~$ Z# I5 ^- ^) TM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
7 P& k6 e' i! L0 {. C9 aM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
! l8 p- Y0 ?0 h& X/ Y3 E
***********analysis*************
! ]! W$ F) v) \* x. I************output**************
& E# S& |* M; q/ d; R5 z.op
2 W/ C5 _2 F" m% _.option post
.tf v(nout) vd
$ z9 n/ a" K7 e# ?" b( o1 x8 k.end
3 W  I; U; V4 x$ e2 `2 U4 K# l
& ~# d* o7 r: O      v(nout)/vd                               = -115.0583
9 b. ]- b5 o; k8 o      input resistance at             vd       =  1.000e+20
0 l+ u. z& @  ]! V7 X      output resistance at v(nout)             =    1.0725x
0 T" X7 T1 E5 g' Y, F, n增益只有115.... 要怎麼才能升到1k以上勒??
/ `" K& J: p" o4 _& S6 Z  ?
! J$ [& I! J% o! @& U[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
% P' A  l: p+ w( @/ ?. Q差不多極限了

st80069

原來如此...原來是到極限了...
5 ^8 {5 ?+ k' O6 e  b7 x因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
. Q$ Q$ d+ u  k結果反而調不出我要的值，
0 B( n8 J# ]5 r6 [0 i3 `, h* e- d小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


/ m  J% s0 }# ?% {+ k1 a( c多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
2 L- A/ t" M0 r% Y才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
' V" q  \9 ~0 D- B* jM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
* i$ ~+ m' z3 t1 n+ m這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
7 {2 B9 N/ x" ~0 }) I謝謝hiyato大大提供的PAPER......
0 f( y# H  s5 `. |回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
  _/ C1 b7 V2 u$ o* Y& L剩下的...恩，也不太清楚，似乎是自己設計....
. I6 Q6 b- _& R所以...就想說先以增益為目標....

% F  j" t9 M! @. i[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
! ?% X) V# F' E感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
; q& |* l, o3 b7 t% r3 B而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
0 ?1 s$ N6 @+ o不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
' J0 I8 j; q' O+ e& ?6 P. T* M2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
) L4 h! H- Q6 H   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
$ ]; H: @) t, O. l: f& m9 @0 C( s1 _1 a! G3. gain大有他的好處  可是over design只是增加自己的困擾
+ f, G/ a4 r5 [# o* Q: ~4 s- W   所以你應該是要去算一下你到底需要多少gain
5 R, X- I" v, j6 e6 y4. 如果你是學生  而這個不是你論文的主要部分
, q  l  g  p0 V; o   那我會建議你用更簡單的架構
3 ?% p+ O% j( G; v7 ?' z" G   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
4 L5 v# A/ w: D( Y6 B3 L& G4 S5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
" Z. M1 V8 G( t4 j) ~9 l  P7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
6 \9 }$ v& W6 f3 j$ M! G更謝謝finster大為我提供的建議，
% g/ {9 S+ p  Y+ |; B( g- @看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
( b. q" l7 |3 k) }( _% e1 ]我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
4 X) `( }# \) K6 t! e6 t(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

/ A( ^" d- r" R% _恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
3 x9 ~% ~: }% t" o# Y; W% ?; f
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
) e" n- s7 _+ s; f. e* n& ^5 s1 K話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
) W4 _3 ?" B6 K3 a. m: Gfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
2 P# L( E! a/ _  h, V
: ^( {% X8 @! y. e0 f* e[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
5 m( R  A! l# J/ k1 l. |附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

; p; A3 A: n% hregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
: {6 r( l7 k, i+ A' w1 y1 t 要錢以後再說。
! d+ [3 R* `2 v* A
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
8 n. k6 D6 _  w& P0 e% H" X8 Y咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
1 x, X& y8 B, E1 m抱歉抱歉....
  |  r- M) a( q7 s( j( B; L) B, _finster大大說的....是指沒有MD和MC時的設計嗎??
8 V- T/ Z2 D, p& O恩...那應該是我的寬長比設計的問題了...
7 z3 x  C% c. C. k我重新再重推做一次...

7 D# |; _. ~- r% O# x
( M" \2 B" g! u" o% |

, V6 X$ {6 N1 ^# X) r9 C2 `# t不了解你指的MD和MC的縮寫意思
8 ^5 k0 J, w; ~4 _# C* D  i我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
0 p; o9 E6 O" K自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
" r; ?0 x8 I1 s( p5 [( s看finster大大的解說，
發現OP的學問，還真是多....
" e. e8 V' y; v9 `. |) F: R" K唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
/ J2 `) C& x5 r3 \2 u) O電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
! E7 c3 t% i9 u" c! ?1 J+ F結果失敗....
3 b7 R  r$ Z. L+ K' k真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
4 U  `  g" k2 D- e4 [4 K+ ?4 M大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
6 I8 G# N; d4 T" ~, w9 r7 n: e喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
  s' ?# h0 N3 [7 {  z$ b看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

3 n% d9 d% R: c: G- m2 A
我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
2 i: L+ s/ U5 `而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
; }. D' I2 o1 v# o7 y如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
& c8 ^6 r8 Y  f  F7 D5 n而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
/ |0 a/ u; ~5 x) N哀....然後面積就變得超大超大....