請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
, ], j% U$ a3 t& i5 g所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
$ e6 f" A+ n6 L( n7 ~等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
% J# d7 Q7 |, Q
2 t2 n1 E5 ]2 {, S' `' {0 l  x7 F1 g增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
$ B6 M) w* N% ^2 y1 D' C( Y但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
0 Y& E- I0 }, e- o( A在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
7 c& i3 v9 ]4 D' `
所以有幾個問題跟訣竅想請教各位大大，
2 \. S( m) P+ i+ K4 W1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
. T6 `; q0 \3 ~0 `: Y6 S" q# U$ |
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
; f9 I) R. L8 R2 i% I4 B

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
9 I* d6 w) P4 j- P***********folding*************
4 y. B7 m3 `5 I! m$ g.prot
. u! e" Y9 x5 f& B6 J.lib 'xxxxx.lib' TT
.unprot
: F4 i3 `$ F& N! W$ o  A.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
9 B6 v! d( }+ p$ N% N***********description****************
$ R0 q. W  S. p, e( D) N*****************
VDD vdd gnd! 1.2V

, i+ K0 D" {4 b" lVB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
$ a. o% l0 e( M
VCM vcm gnd! dc 0.6v
0 y7 r. p) v' i: j0 O' N) w8 e2 ZVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
*****************

7 f+ u* w2 T6 M& `, I" UM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
) K& z$ o7 \0 VM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
4 G- j/ {8 _' _8 ZM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
9 G# ^0 p$ R8 S* B) q9 [( xM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
3 n. b% f* b7 n1 @( cM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
1 F  c8 e5 o1 s  w% `************output**************
+ n2 ]0 L: M$ O9 d5 `7 S.op
5 E( W) ]( j! f- _, r& [/ d: C.option post
# D0 T! f8 U. ~5 `.tf v(nout) vd
9 j! {8 d* b& ]4 B+ O+ [% F.end

      v(nout)/vd                               = -115.0583
/ `0 W6 _+ `/ o      input resistance at             vd       =  1.000e+20
$ n; X! m. Z5 E      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
3 c, `* v/ }6 {. ~! D差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
' \6 @5 D% P! U5 Q5 e結果反而調不出我要的值，
, x: u# [- I' Y$ v$ s7 w0 M) }9 Z小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
# E& Y: V7 S$ O6 @4 d, i1 R2 X4 |' M4 z

( ^& D* @* \  p% o2 |7 o8 L2 q多虧有vince大大的肯定，小弟才敢放手去做
; Y( g8 Y! E+ m$ N  I
不過，現在卻又遇到個難題，
% x! k# ~2 ~" c4 ^, Z% Q電壓值該怎麼調，或者W/L該怎麼分配，
6 D  M( k4 t/ n' T7 V$ f" {" n* N才能讓Mdrive的部份便成SATURATION??
: I% h, M! a, `' w0 b, x調了整整一個下午，linear就是linear，說不變就是不變....
: J, m( {- ]7 g& BM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
4 l# d/ s9 ]% k3 O看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
2 W! c* f! H' _% z$ l你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
/ W8 }$ z& }+ |! `4 ~需要多少電流?
  y% n* V* d4 v$ ]: O8 G- U: U% Sregulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
2 `% a7 x; g6 ^" k+ K! U4 P* E0 _謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
, ]  d& }+ R* N. ^* W6 k剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....
6 |) v8 o" D  F3 U+ H0 b. t
[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
6 x. Z3 q3 l. ~% N+ D當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
% |/ W+ q+ B/ n( Y9 m6 T而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
0 {7 ^( N/ x8 v  r3 r不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
; t+ |% e$ G& P' E1 |$ ~) K2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
$ Z; t5 t6 |) h' m5 x, i/ x   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
5 s$ J8 _2 `- C% D: g1 f- {   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
% C. q6 r2 N- J+ K! O" W   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5 P- a" V* T1 ]; O; \* C5. 你的VCM就是你的Vref 不是1/2 vdd
* ?9 l! N6 L; R' x/ L- x! Y& c# p6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
" ?/ P; H( g* p8 Q不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
# w5 g% t3 a( i, J+ _& P% `看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
' S& H5 O9 e. I1 N5 c& c1 w0 F" ?9 _  C我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
" S$ X, b3 Q. R* b& l: f
7 a+ c& u4 q$ t7 Z恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
+ U2 x: b# N3 b/ ~) b* A3 J
0 E6 {; m: M, o% A7 w& ?[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
: d4 G, o) f: @8 z' X4 H) Hfinster大大說的....是指沒有MD和MC時的設計嗎??
. ?+ T* W4 a7 \4 |' w) y0 V恩...那應該是我的寬長比設計的問題了...
5 b: q1 W- u$ e$ ?! n0 x我重新再重推做一次...
' H1 T( I& e! c4 k5 q. G* A. b
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
# L2 l8 ~* @+ ~有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
2 O7 f' `: x# Q4 d  J, f# x5 Y) Y4 p附上他的paper讓大家研究看看。
9 e3 |2 S' B$ t**** 本內容被作者隱藏 *****

5 s4 G) e' ~7 s/ d0 eregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
; R: C. [( w  b- O2 a7 u, }4 L
( n* B5 V4 ~; o# n7 t; I8 _[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
4 h4 ~0 W+ u; d咦?
  ~2 b0 v5 e# S. a3 x, W話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
) ], C/ N' d" ]0 w) F' {, ~7 {+ y- X(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
1 R' S1 B8 R+ b- L! U我重新再重推做一次...

9 p0 v  c! G8 x! }3 ~& E% j

/ ]0 |" y0 V0 Q1 W9 h不了解你指的MD和MC的縮寫意思
- T/ J! O# Z- n. T我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
' q9 U' s+ O+ {  X自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
$ t/ r& t& g- B3 Z- I& a小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
( O5 H3 X* q) o, D看finster大大的解說，
0 g" Q  u. X* T7 R( r7 j發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
3 z; h' c+ I" a- h
0 |- ~  B. y$ |* P5 \- c; w$ _3 ~從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

) M7 o5 s1 g% E5 p& T恩.....原來如此...
6 c( L- U5 g, Q2 V) x今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
+ W" N: k& r+ V; O真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
8 |7 E. E7 C7 [* d* o; a3 G. N喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
9 D( W" f7 \0 j7 V看finster大大的解說，
發現OP的學問，還真是多....
& m  Z' I9 W5 _7 r7 D0 g0 a7 }唉...小 ...

& n; I0 {0 p: ~& Y/ b我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
9 r2 I3 U9 e2 ]/ _' n0 x而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

2 f, |5 }% X3 k8 ~0 }$ N7 m* |% U
& k; n+ n7 ^; S嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
7 [! Y* g7 X5 {* @哀....然後面積就變得超大超大....