在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
0 _0 I' q2 O$ R3 }  x而我想大家應該都能贊同這一點吧!!
1 |; ]0 F# P# W- _- V4 {! h做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
1 ^6 j2 ^  l3 j2 C那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
3 C" g  p' @- i- l# |; k: a& T在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
或者拉出來的performance不好...等等的事情.
0 \. m$ }- F( C" @( ~# M+ ]% {所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
/ q1 m, \/ m6 W0 k但是要如何才能做到周詳的計畫呢? 真的很困難耶...
- Z" e- f/ ~' }  }! X9 e0 {或許DRC已經算是裡面比較好的一項了,
% g7 D  v* ~/ Z! z% v+ {9 p但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
3 T; G) c- a/ ~" ]1 _# G最後是改圖...基本上改圖不見得比重新畫容易...
, D7 B2 L$ A3 q8 }受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!
$ T+ p! T7 b1 J' m
: i9 S1 l; A, K$ v: V3 z小小淺見, 請路過先進指導!!
感激不盡!!

keeperv

元件 Device creation
, E+ J+ f1 |9 m* _基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
: ~( m6 C7 v5 u5 @% d4 q/ o. ?但是並不會佔用太多時間。
2 s. @4 S, o% k0 L. J; S排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
; W2 p9 Z1 W( D拉線 Wiring
$ @; W0 Q; I; J3 i) @Placement做的好，拉線就比較輕鬆，除非digital線太多
. L" |2 _; H) f* {APR又不幫忙，時常弄得頭昏眼花
DRC debug
在layout的時候就應該要避免這樣的問題
LVS debug
若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
當然有時還是會有一些LVS的問題，不過並不會花太多時間
- p, ^; q3 H) t: |8 }" Y/ U( [比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
進去要改電路，結果sub circuit都找不到
  }+ q$ n5 K' x6 ~' P0 }! Z) Q整合 Chip Integration
4 P5 }# k9 {% n& ^* R2 ?% [如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
1 _/ ~4 Y  q" m3 n非常重要
改圖 Re-layout
LAYOUT心中永遠的痛
& H/ K2 r! c! F0 K& G, U+ k( p
4 F% u$ x. h4 P6 l$ Q以上...報告完畢

jauylmz

Dear 版主大大

  h" @3 g" F; [  D這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
5 x" g1 k! B: h我覺得在Layout時最花時間的工作是....
就如同keeperv大大 , 所列出來的事項 ,
幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
+ f2 C& B! o0 k# n  L  }若能排得順, 相對拉線少、拉線距離短、面積使用就少
9 D7 d+ M* D) P0 P而且和designer之間的溝通更是不能少
' ^/ V+ K+ {( l, f+ v: pdesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
2 X9 c% I, T" s) V- O( Y! K1 y* ]6 S      
6 B/ q" L$ a. A7 h  e5 t8 V1 G1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。

9 q# D' R- o2 c2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
! H3 L# }3 k) @) n! d7 C
3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
0 [. ]8 h; @% ?
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
# k4 R" j+ I' H
7 n( f: {; K* H- _# L5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
6 A& `' |, O$ }; L, M: j" {   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
1 Z( }3 A4 D& B! H0 z" {& `    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
: ]! w! M/ \. M$ G0 o0 M$ U   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....

* F4 @0 }; ?- ~( w$ l5 x- x& l4 C那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....
" p, @$ g8 E3 z$ y
就只是覺得而已啦....或是時間上最長的也可以...
2 Y) d" l5 p* P' O+ k
要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
: n  w& d& `$ A! }Laker DDL   V.S   Virtuso GXL
) F0 i2 C) F8 E, a$ K% k4 M& ^
% B& }  G6 q" D# w$ N+ \才分的出來。因為各有好壞吧
9 u) T$ D6 K) R
: ]; w* a: P$ e2 f" x[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
& y6 U: B, }) s# k+ y以 Virtuso 為例子...
排列的位置不但決定面積的大小...
& G! E( ]4 w$ c: f更會影響到拉線的方便性...
" D) G' z# x) ]8 v  h" D以經驗來講...資歷夠久的人..
可以在排列的同時就想到接下來拉線的方便性..
若排列已經出來了~~接下來的拉線就不會是多大的問題..
7 ~! P9 `  C. L2 z: O因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧

像是一開始在做DEVICE..如果有舊的電路可以參考
# n+ U2 }2 L6 b6 `* q; g; W
甚至可以直接套用 那當然是省事的多

否則 還是一個個去建 感覺滿麻煩的^^"
+ n5 b1 J, h; I
  Q( T! b8 H( Q$ ?8 e, v而 元件排列這方面...
% a7 N) e3 \+ D* l2 {5 T
  }6 I0 \$ {( p! [9 A, j考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

7 b' o' {. B2 V) A+ r5 a要是電路看不多 經驗有點不足
* [0 [0 g. \5 J8 c/ P
在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
4 w6 L7 s# x5 |4 M6 U& I$ w但日積月累後會漸漸順手,之後所遇的問題
會因產品不同lay法也不同,現在的產品變成是
# ]) g2 o. R: F拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
7 Q5 ]7 G  M; M4 u7 u& f3 c8 {( K3 T这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
* q4 |( }# W! V/ n3 cplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
/ z9 n+ H+ d0 g5 J! R$ B$ g由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
5 t( C% _7 O0 R0 t8 m7 t像零件的限制及板材的限制
) i( w1 F* x) g& D7 V都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
# x8 l) _8 T( U* T  t# hdesign rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
& @( B" K9 H2 D! q! J2 U所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
4 Z, U. e5 I, \% P. B8 o1 G這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!