請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
1 Y# }1 E1 B/ r1 G2 _" e# _0 z在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
3 \% E* Q7 c. g1 C- a& k: P等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
在下使用的是65nm的製程，所以VDD是1.2V，
2 D' }; f# {+ h/ D而我VCM的值則是固定在0.6V，
0 w& |; P7 I8 R( U9 k/ b5 }看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
" k3 |& [* a4 L1 G+ }3 e  ?* Y* x
所以有幾個問題跟訣竅想請教各位大大，
0 g6 V8 K4 e1 \$ ?5 j  @% c9 A5 q  _8 K1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
- ^  g9 k# n. p  `
; W7 u- _8 d6 Z* g8 r7 G3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
9 J, n) n! P2 N# _9 `- l5 V6 a
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
: m/ B" t) h+ b. M希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
; m0 {( ~( N1 u- v# d.prot
.lib 'xxxxx.lib' TT
.unprot
. \7 v: E2 k3 u9 {; s$ ]1 X.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
- w- y5 [/ j: M8 t* L***********description****************
; s6 K& i* m0 \( s*****************
VDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
' K' E% {" ~1 Y1 u) H% xVB2 vb2 gnd! 0.4v
: z. w! [! a6 xVB3 vb3 gnd! 0.38v

; n4 D* S/ E3 C- U& ]+ o) SVCM vcm gnd! dc 0.6v
% N; z) m2 }/ O5 T  YVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
) g; O3 T# Z) W* e*****************

M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
- b0 p( ?8 r" i& C8 R5 M+ yM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
( [3 ^! H$ G* Z; y9 {M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
# r0 G" L& [, O$ M9 WM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
  _) p/ I* e$ k9 Q" U& A7 P7 M
***********analysis*************
************output**************
.op
4 @+ ~7 @' T; g. Y$ K8 ~.option post
+ k+ _% m0 c( }$ v+ p.tf v(nout) vd
8 `2 u8 }: D) i( i: `/ L0 y# }.end

      v(nout)/vd                               = -115.0583
8 Y+ C* i9 n% Y: C6 ^- K      input resistance at             vd       =  1.000e+20
1 g3 T& p# z  l) X      output resistance at v(nout)             =    1.0725x
' ~5 x$ q' s2 x4 y- e# @6 ~6 |增益只有115.... 要怎麼才能升到1k以上勒??
- t( o+ ?. \& b
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
! I' x5 V6 U+ b" V( c因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
7 s0 i; j1 l6 F( R小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
% f! O9 a9 o7 y' J+ J0 N電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
8 J7 }  P, u+ J. D調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
& w) {+ J9 F' U2 ^( L; _% \. I看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
9 b# t0 {3 K9 W& V. S) C因為看起來是IC內部的power
需要多少電流?
/ b$ p; c! ~! ^regulator 的load regulation spec是多少?
' `9 r( o2 U* d6 K第一級OP bias電流多少?
# ^+ i; |+ @% t. R- l這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
/ C* m  C9 ^) Gload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

' E' h1 W- F* F3 N% c. C[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
6 x+ a# H; ?+ {- j6 _- h1 z感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
9 K6 L2 o; a' h; Y5 `不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
' l8 Z" {: R+ h1 r! f. ?2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
- q; b/ Z) ?5 n  m6 ]5 e3 w. @3. gain大有他的好處  可是over design只是增加自己的困擾
: ?5 X& F5 Q% I1 _) ~+ c   所以你應該是要去算一下你到底需要多少gain
1 v+ g: T+ x% S0 l3 }- n/ r5 D4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
8 N; C# i4 a, ?; x4 Z7 a# z   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
3 ?; q; A, l. g3 v7 T8 N" W  ~   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
, D# q' A, K  N. x+ X! E9 O5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
+ e& ~* [) X  k0 n看到各位大大為我解答，讓我求助無門的情況下感動非常了
6 m6 {8 ?: `$ c6 k/ M恩，我現在就試試各位大大的方法，跟建議，
2 [# Q: W8 n6 U+ N我試完後的結果再跟各位大大報告！
, ?2 e5 Y- E3 P$ F謝謝大大們的不吝指教....
7 C: x" _' \1 y4 x2 e5 I5 @) D% @(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

# N  V! }$ C- w5 R5 y恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
9 P/ b" B/ L, u) S! T9 k7 w小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

+ X- @0 m1 T, T+ o6 \8 h* n2 B$ ^$ Z[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
' p1 H, t8 K$ `/ q# e5 k+ |抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

% o! T! [' E/ ]) G: C( r[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
' r. [( i7 A. g( Y7 B$ E% b. L有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
. A- g1 n5 K; ~; K& s# M0 {**** 本內容被作者隱藏 *****

$ B8 h, ^6 |: h& dregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
# e2 c7 [$ X9 f* `
9 F- T9 K2 X4 `4 O* H  Y& G[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
# p# h' D% _; d) x: l5 D咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
+ f9 n& @, T8 L) V; mfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

6 y0 w+ ~# u# K0 l# ?& W5 P
不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
9 @. B8 x5 U! [+ V  v! i" l因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
% c1 S; j* {1 Q( Z1 L( c0 h小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
! b6 b6 u( R9 g4 Y2 a看finster大大的解說，
發現OP的學問，還真是多....
, w0 q8 M, z2 \* ?唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
- F7 c# x- Q! i
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
' m& D2 x6 j/ K2 _2 |- A( l
恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
! I4 A0 a" s6 m8 J1 [: M5 @* \; j電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
+ g) ^/ S/ L8 ~* P' d0 e真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
" p6 x/ D* N5 v% m) k2 @: d大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
7 y$ r8 B3 G0 W7 k4 F" ]$ ^( k# h喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
$ w% F4 S* c' Z9 M+ `' K2 h6 @# k7 d小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
" a& F& o  o! p) C/ q- X& W8 q看finster大大的解說，
發現OP的學問，還真是多....
" W4 y8 U8 D' J- c唉...小 ...

. a/ R; A  @6 g8 c, Y# r/ Y! b
我想,你有點誤會我的意思了
" Y5 _9 h  D% h+ W在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
6 p3 m0 `2 e( m而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

; K& C7 l8 \  H$ i& Y) o
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
. ^9 {; _) s8 E2 x5 S, S: a哀....然後面積就變得超大超大....