關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
module buffer(
. b. A) [) U+ V1 D5 ]3 D* z3 ~) Pinput I,
output O
2 C+ c" ?# f* d2 d( }  _);
4 z3 e& Z6 _( Y3 P( x: ~) ?  assign O = I;
1 [6 p* E/ W6 e3 P. O+ s, uendmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0
; {$ c7 E( }9 w, p; F
2樓大哥說的也行.................

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
/ |! H1 R% j1 E/ L, Z% T; s% y  x這樣可以再合成後看到一各
( L" ~0 z# E% F- T4 H不然你寫成LATCH也形
如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate
/ W! b" u% U( \! \: v
[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin

  V* n3 X  v  j8 L2 S
    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
# P9 W4 Q7 F+ w/ ]/ {7 R
% m' `. P$ }% F2 y7 `' r: D3Q~~~~~~~~~~~~

syuan08

感謝大大分享的資訊
$ {- ?( k% v( ^6 g: Q
: N$ v( Q( n% P- `2 P3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
2 j& H9 T+ i. V. l; y5 x剛好也想找解法