關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
  c% y7 R- I$ B* ~* U, q6 ?% t請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

ylkmbkie

感謝大家的分享
剛好也想找解法

林阿呆呆

如果是純verilog code設計 就加delay
& J" k9 x% L+ r. I/ c6 s+ ~如果是後面合成 cbdk有delay cell可用

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
! i+ D; W- P! ^% p6 \不然板子會自動將電路做優化~
串再多都沒用!

syuan08

感謝大大分享的資訊

3 _* g' r% N# E. _7 e+ J3Q~~~~~~~~~~~~

pompom7788

感謝大大分享的資訊

0 {- S/ Z& G* T5 _$ [' b3Q~~~~~~~~~~~~

flashmaker

回復 8# jason_lin


    受教了~謝謝!!
    大家經驗都好豐富~

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
/ b+ s& Y& `% \/ A- E. @! `這樣可以再合成後看到一各
9 g! F0 n- D) o2 @" X不然你寫成LATCH也形
如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate

5 l$ A" E- Q( E* Z. _0 s: F9 `[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

gto10620

讓他反向再反向 0→1→0

; B7 ?+ @8 _/ L$ M. e$ Y% ]2樓大哥說的也行.................

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
0 `: B' D$ ]/ omodule buffer(
; h3 m+ k' m' P0 ^7 v- g, r* jinput I,
8 L" A8 W1 z' v; f6 u: Loutput O
; g: h2 ^( B: n3 N, u8 g2 X);
  assign O = I;
endmodule