sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
因此想請問是否我在佈局上擺放位置不好，
# o3 k" W; J1 ?7 n6 D或是若要降低r的影響該怎樣修改，
) R' O: d4 j" O  N% N0 u- p能提供點意見。
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7 b, X0 U1 g7 _2 P+ T電路圖
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佈局示意圖