除頻電路一問~

gogojesse

最近嘗試使用CPLD去解決一些Chip訊號不良的問題
# F! t, D: Z4 B8 a) d, [想請教各位先進
/ x, ?9 E- O, G, v如果想接受一個訊號良好的外部震盪器訊號當作input clock，例如1GHz
有可能做到一位小數的除頻嗎?
: g' ~, c4 D- ~6 z# Y0 ~目標是 output clock 做到 1G/1.1...1G/1.2...1G/1.3...1G/1.4 以此類推的輸出
2 W1 |/ p1 s* M3 u" Y
2 j# R- S# y& h2 U請問以上的難度有多高? 通常會遇到哪些難解的問題? 例如 Jitter 過高或是duty cycle無法成為1:1等等問題。還是說需要類比電路的加持才有可能?

+ V  a: x( E8 C1 C& Q8 [以上，先謝謝大家~

gogojesse

回復 2# tommywgt
' Y( J; u9 g1 n/ q+ h
謝謝Tommy大的回覆
找了一下論文
看起來p-p jitter 大部分可以控制在50ps以內
RMS Jitter似乎更小
假如input clock拉到2G用跳頻的話
表示最差的狀況也是會接近0.5 ns嗎? (因為可能會剛好直接跳掉了一個clock?)
. Y# R- ?5 G, x8 q& n
: o! Z" U) A8 z& K我需要的output clock最快大概到150Mhz
* }) C' O( _# l所以一個tick大概6~7ns
3 Q$ b( j3 v' k. h6 f  P一個pulse大概是3~4 ns
' p2 R: c4 F) S4 q; B若是p-p jitter到0.5~1 ns可能會影響很大
9 U( \7 w& o4 S% W降到0.1ns(100ps)的話大概就有可能夠用...

另外，不是很懂大大提到
FPGA可以達到但是CPLD為何做不到的原因
/ Q. I: ?8 J  L' p+ t- D2 \理論上我用跳頻的話
假如CPLD速度上也可以接受2G
是不是可以直接用算clock tick的方式去展頻出output clock?

gogojesse

嗯嗯~了解
6 n# R+ E. [" h& H謝謝 tommywgt 的解說
* x5 `% Y7 Z, ^( L& ^看來我的想法還是離實際有一段距離
1 E% w- l! l# k" {( M& @8 W果然隔行如隔山  繼續加油~ ^^
# \6 q$ F& |7 I, U* E" G" \/ h
  i; B$ v3 O' s$ c- b$ vp.s. 這幾天突然都連不上chip123
真是奇怪
還以為關了 @@a