請問Via小問題

libra3333

之前有一位Designer說要求不要把MOS上的Via打滿，因為會造成寄生電容(Drain to Source)，
3 I" Q) I; i9 u5 u+ f2 k; N$ M不過我覺得MOS的contact要打滿才能降低Resistance；且能將電流均勻流進Drain and Source，
不過Via不打滿電流不就無法均勻流進MOS嗎，希望前輩提供經驗或看法。

libra3333

類比電路的MOS contactS 要打滿, 這是確定的
3 M/ ^2 S+ ^1 sVIA1就不用打滿,一次打兩個VIA1既可,兩個打上面(S),兩個打下面(D),這樣就很平均了
6 ?3 x' r4 G; b5 Y# v2 N0 e/ B電流幾個 uA級的 MOS , 一個 VIA1就好,要良率好,那就用兩個 VIA1

7 \& H3 m  {4 G( y  v/ K2 X( x打太多,工時長,又不好跑線,以後改版也麻煩
打太多,並聯可降低電阻,卻增加電容,

要流大電流,就要算 via 顆數,和 metal 寬度
+ U3 m7 _' g) ]: H- nvia 陣列過大(用min. space) ,製程也不好.