應用於系統晶片之矽智財共同驗證與快速雛型技術（SoC Technical Journal)

masonchung

隨著製程的快速推進及積體電路（IC）設計
% A' i# U8 j; `  ~複雜度之大幅增加，系統晶片（SoC）及矽智財
（IP）已成為IC 設計領域逐漸流行之趨勢。從
: g$ k, A$ y% ^2 S) D) o! @傳統IC 設計邁向前瞻性之SoC/IP 設計之際，設
+ p0 ^" M7 g* k5 m" T8 [6 Q1 w* e8 {$ M計者會面臨設計複雜度增加，而導致驗證時所需
給定的測試輸入數目增加、模擬時間加長、以及
& k0 p/ m: I# }" P6 h. C6 D# t5 Z整合不易等諸多挑戰。因此，如何建立一個百萬
- H5 `# i" O! ?1 f. C+ H邏輯閘以上之SoC/IP 快速雛型驗證平台，以期
能夠有效的加速產品開發週期，同時降低成本、
8 T$ H: F5 ?& T, @: z, x) k風險與增加產品開發第一次就成功的機會，實為
刻不容緩之事。
同時，為降低成本與趕上產品市場的週期，
許多晶片製造業者轉向求助於具有已驗證過的
Hard IP 及Soft IP 的IP Provider，因為相較之下，
. G3 Z4 u: f% W  Z- yHard IP 與Soft IP 比較具有彈性，他們不但可以
透過不同的Foundry 廠製造外，還可以經由最佳
( q) C8 o! n4 Q0 `7 H/ {化使IP 在產品的表現上更加淋漓盡致。儘管此
做法可以大大的減少新的設計在成本及產品市
0 {. t( P% M4 u& N場週期的風險，但如何能成功的將IP 整合的關
0 X$ Q* B) T! v' ^4 S鍵問題仍待克服，因此造成快速雛型技術（Rapid
Prototyping）應運而生。
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) Z7 U8 G0 R  H[ 本帖最後由 jiming 於 2007-7-3 10:58 AM 編輯 ]