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本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
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* ^* B; g5 E$ S+ C8 k各位前輩好
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小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見$ J5 p: [3 a6 @+ F3 h( D1 @+ r3 @
+ X1 J$ @9 f4 U小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE9 I {4 y/ w6 F$ [/ n0 H$ }
( i- V, \; d% _2 e! s在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL7 Y% \# Y! ~8 } S0 g
/ A( g! t& v+ r4 R) {
但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況' b7 o! W5 I- ~) I, z P. h
) }$ C! \9 }4 C" ]& o$ `! c/ P/ b- `" P
以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:
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2 \2 h5 K& i! D) G$ r1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題
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2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件4 [! O5 K# \1 z: C- a
: U0 `* }- d1 @, X7 ~. d4 `! B
我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer9 I' E, c7 I# v* x1 j# \
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! j- ?- M$ e1 m! K* L7 q1 }+ V I4 n/ Y4 f: m" p
若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],
' l. M* L6 Z% ?- ~" [/ M1 t) ]7 o2 h$ N
一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。
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請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了
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