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智原科技推出UrLib+®附加元件庫於聯電40LP製程

2017-5-16 06:54 PM| 發佈者: SophieWeng@G| 查看: 367| 評論: 0|來自: 智原科技

摘要: 智原科技推出UrLib+®附加元件庫(Library)於聯電40LP製程技術。UrLib+為一組額外客製的元件庫,主要提供與第三方元件庫一起搭配使用,進而優化原第三方元件庫的繞線結果,取得較佳的PPA(功耗/性能/面積)、監控 ...
ASIC設計服務暨IP研發銷售廠商智原科技(Faraday Technology Corporation,TWSE:3035)今日推出UrLib+®附加元件庫(Library)於聯電40LP製程技術。UrLib+為一組額外客製的元件庫,主要提供與第三方元件庫一起搭配使用,進而優化原第三方元件庫的繞線結果,取得較佳的PPA(功耗/性能/面積)、監控良率變化、降低時脈雜訊干擾、強化ESD保護、降低ECO成本,帶給客戶端更多的附加價值。

基於智原24年的元件庫開發與ASIC量產經驗,UrLib+能夠無縫整合聯電40LP平台現有的第三方元件庫,以改善繞線結果及量產良率。藉由UrLib+的支援,CPU核心可以在時脈樹(Clock-tree)上節省約43%的功率。而針對元件庫繞線效率,依據電路設計架構或元件取代流程的不同,UrLib+可以協助縮小晶片面積約4%至11%。除了現有的40LP平台,對於其他第三方的元件庫或製程技術,智原也支援UrLib+移植服務。

智原科技總經理王國雍表示:「元件庫設計為IC設計的基礎,在ASIC產品多樣化的驅使下,智原對元件庫的設計一直有著開創性的想法與做法。在聯電的先進製程中,持續改善元件庫是我們一貫的目標,相信UrLib+可為IC設計廠商、晶圓廠、以及其他第三方元件庫供應商帶來三者均贏的成果。」

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