PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

kj.guo

PLL的layout各个blcok都需要很仔细的考量。
   首先需要确定一个宽度，通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后，VCO，CP摆一排，如有space，可以放IBAIS，如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排，PFD最好对着CP放，减小PFD的输出到CP的走线长度。
$ G) U* Y4 ^1 X9 m9 F9 p4 c1 PFD 要求采用analog方式run过LVS，保证up和dn路径最好并行layout，保持良好的对称性。
7 B, x/ H) W* b* O) T  M$ v5 B2 CP也要求对称性layout，一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵，最好加sheding。
3 VCO通常采用ring 架构，因此要求每一级之间的走线对称，每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线，已减小彼此间不希望的couple。外层对好加double ring（VCO很怕吵，同时也很容易吵到别人）