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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝 ...
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樓主: kez366
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[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

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jubrpc
61#
發表於 2009-4-7 01:15:14 | 只看該作者
非常謝謝兩位前輩的分享，小弟目前還在學習中，這真是非常實用的經驗與資料
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62#
發表於 2009-4-17 19:36:15 | 只看該作者
很好的東西...很細緻的解說唷~~~
1 d- }( S* Q& K6 F4 d+ M....感謝2樓大大的解說
% z- a' V7 c1 ~) E& H....感謝3樓大大資料的分享阿...
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mike258
63#
發表於 2009-4-18 10:16:58 | 只看該作者
谢谢大大的分享，对你的感谢无以言表4 d9 }8 W) z9 f" h
thanks！！
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64#
發表於 2009-4-23 13:53:07 | 只看該作者
謝謝大大的分享" z# x$ U; T( g' A5 [+ E' k4 E5 |: \
很棒的databese* l  J- ]$ y( p9 [  g, J/ k
受益良多唷1 I; |$ m, i- w8 o* x2 }# y
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sudaren
65#
發表於 2009-5-1 07:31:04 | 只看該作者
最近正好有在學習layout PLL，受益良多啊！
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Davidy
66#
發表於 2009-5-6 18:34:09 | 只看該作者
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
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kj.guo
67#
發表於 2009-5-14 23:13:12 | 只看該作者
PLL的layout各个blcok都需要很仔细的考量。
+ B: z9 [; ~* M4 a) q- K! l7 R   首先需要确定一个宽度，通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后，VCO，CP摆一排，如有space，可以放IBAIS，如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排，PFD最好对着CP放，减小PFD的输出到CP的走线长度。- K. |" M0 H$ Y) q5 H' R
1 PFD 要求采用analog方式run过LVS，保证up和dn路径最好并行layout，保持良好的对称性。
; m. j& D& T1 \; _2 H7 k2 CP也要求对称性layout，一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵，最好加sheding。; F+ p7 L) E1 d* T
3 VCO通常采用ring 架构，因此要求每一级之间的走线对称，每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线，已减小彼此间不希望的couple。外层对好加double ring（VCO很怕吵，同时也很容易吵到别人）
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68#
發表於 2009-6-12 20:56:43 | 只看該作者
真是受益良多~~# i2 {; d! d4 D$ O7 ^1 r9 c# F8 y% ^/ n! l0 d
感謝大大們的經驗分享~~' }4 J( N9 s7 m7 r8 t) u9 x4 Q
: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X$ |) L! e% @; |
數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G% R9 w3 e4 H3 Z0 f" I* X
很受用; i
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Apha
69#
發表於 2009-6-26 15:19:05 | 只看該作者
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
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milo_li
70#
發表於 2009-6-29 16:53:53 | 只看該作者
真是收穫良多，謝謝分享啊 ！！！！！！！！！！！！！！！！！！
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71#
發表於 2009-7-13 11:09:38 | 只看該作者
正好需要這份資料來參考!!* E! L/ n7 |0 q; M) {5 }  W
謝謝大大的分享~~~受益無窮!
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72#
發表於 2009-7-16 13:33:57 | 只看該作者
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深，2 N% a  p4 |( X7 D1 @' U5 s5 M5 G
感謝您們的分享，讓我增長見聞。
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73#
發表於 2009-7-20 19:11:32 | 只看該作者

re

to PLL layout ,要特别注意不同模块之间的干扰问题，像PFD CP都是低频模块，而VCO post divider 则是高频部分。。。
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74#
發表於 2009-7-22 15:08:14 | 只看該作者
感謝分享資料,
# f- s+ a: ]8 j7 c' L, T下載回來看看! $ m; a; z5 l6 g& {6 Q6 R
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fancysky
75#
發表於 2009-7-23 21:30:26 | 只看該作者
好人啊，分享资料，谢谢，正好跟着项目学习
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wujie828
76#
發表於 2009-7-25 23:20:02 | 只看該作者
有見地，學習了~
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ansem
77#
發表於 2009-8-9 11:36:33 | 只看該作者
多謝你的熱心分享喔有關PLL電路還在學習當中，這真的是很實用的資料
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78#
發表於 2009-8-19 11:25:21 | 只看該作者
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
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laasong
79#
發表於 2009-8-19 21:16:54 | 只看該作者
我的話   是把filter的部分off-chip說) _* s. ]: {& a& A1 k
也就是把他外接在晶片外  / x7 ]3 g2 T1 ?, N# g1 t
而VCO是核心部分 其餘的block就往右靠吧2 W# i9 D) X# k5 R3 [& M9 f& Z
如果是divider兩端的訊號都會用到下一級的話+ y; Y: f/ {. x% ~8 k+ k
那訊號線就盡量等長囉; _  L" d! i3 j5 G' S+ a
對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的
: y& \# m4 b# w其餘部分   比起來  真的很小......) E& K" k6 |0 Q. _" d
6 M( P- Q7 C% ]. d9 o
[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
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80#
發表於 2009-8-21 13:59:32 | 只看該作者
感謝2樓大大分享
4 e- [7 p6 O8 s! v& J* a8 _. n0 m
4 f2 `8 K/ n! h3 ]; Q最近剛要畫此電路圖( Z8 U& D) B2 r. F* c$ L3 h( h
看完後受益良多，希望此版 有開個類似的討論區 在說明區塊放置的位置4 A4 |6 {' l6 w% P9 a
可以讓大家互相切磋學習  感謝
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