有關數位電路layout的問題（via的打法）

moneling

1.就製程而言: 依製程的平坦化程度做區分
                   一般在rule裡會有定義是否允許疊在一起
( T0 l0 X* Y2 S4 l" i      0.35以上的製程一般是建議VIA打成交錯的
      0.25 ~ 0.13 是建設直接將VIA 疊在一起
% [; |+ ?2 N- z; q* r! e& x. z      0.13 以下~ 因為沒使用過,要請教有用過的人
/ R+ y- O- ^; @  y' Z
' B7 S4 f# v) W  <<請直接請教對製程比較了解的專家>>
/ N- z" r# Q0 X/ L2 Q6 E
     就電流的方向而言: 直直的走不需改變電流方向會比較好
      建議是直接將VIA疊在一起

  2. VIA 能多打就要多打: 可以降低繞線的電阻值減少delay