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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 有關數位電路layout的問題（via的打法）
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[問題求助] 有關數位電路layout的問題（via的打法）

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1#
發表於 2007-9-10 20:37:31 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
請教各位有經驗的工程師，我有幾個有關VIA在layout時，碰到的問題，雖然是小問題，但一直找不到合適的答案，麻煩各位知道的告知一下，謝謝* S* c7 i! V; L- V4 z) F

9 B5 ^; S1 a0 w在layout數位電路的時候，- o; R% ?' {, W! i' q
1 若有一個訊號要從metal1傳到metal3，那他的via要怎麼打，是via1和via2要疊在一起，還是要via1和via2相鄰的打7 K; [( W% m3 a! C3 {; b
2 若是有空間的時候， 多打同樣的via，這樣效果會比較好？還是比較差？
, q! d) x# n5 o$ Z( o3 ]
! X0 ]0 y; r* T5 @% i. N5 M非常感謝您的回答

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發表於 2007-9-14 10:55:02 | 只看該作者
1.就製程而言: 依製程的平坦化程度做區分
- \9 y6 ^& a: I3 c3 t6 N; i                   一般在rule裡會有定義是否允許疊在一起
& m1 @/ k- L5 B/ n      0.35以上的製程一般是建議VIA打成交錯的
6 s3 A  {& \' M" r) O# ^7 R      0.25 ~ 0.13 是建設直接將VIA 疊在一起4 p& t* _+ E5 X. C* d, p! Z
      0.13 以下~ 因為沒使用過,要請教有用過的人/ |, U" z0 B! A; _  V4 n
! D7 k. e4 g# q% F" W
  <<請直接請教對製程比較了解的專家>>9 O' }; q, \$ k9 v

9 @  \- y3 x9 m) B* i2 j     就電流的方向而言: 直直的走不需改變電流方向會比較好! g. U5 I& m; L$ _) @% f/ l0 ]  G
      建議是直接將VIA疊在一起
; _1 J: }8 K- F1 s3 h6 m
0 Y" e9 e( m( N/ E) ~- r  2. VIA 能多打就要多打: 可以降低繞線的電阻值減少delay

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6#
發表於 2007-9-14 02:36:45 | 只看該作者
直接碟上去唷
. o& g1 x  G! f$ t; ?
" G" w" O& y6 C3 a' eEX:m1+m2+m3+cont
; W! E4 N* x/ z1 D( E2 A) R, C2 H7 O
我都這樣疊唷
( {/ a' R  Q# |+ u* f$ e
( y8 F, o1 l" n0 A8 s0 O+ B記的要考慮規格唷

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5#
發表於 2007-9-12 21:24:37 | 只看該作者
1.若有一個訊號要從metal1傳到metal3，那他的via要怎麼打，是via1和via2要疊在一起，還是要via1和via2相鄰的打
5 _9 J3 l: Q/ a4 r& f$ S7 C4 H9 ?6 f5 N  ~
個人的看法跟樓上的大大有點不同...+ z, K  z, [5 q- ~* _% i- ]
從metal1-3要接在一起...我絕得..via疊起來回比較好...9 u* }& P. b1 b2 p
曾經有老師提醒過...layout時要考慮的..其中一項就是電流的流向..
; {9 t! S. ]1 F如果交叉的話..電流就會經過較多的轉角..., i- L- Y$ B  @; Z
那不如疊在一起...直接就讓電流流過去..應該教好: g# [4 }9 H, J% ]* N

; Q5 Z/ K% m3 O; g! b# d: z+ ?2 若是有空間的時候， 多打同樣的via，這樣效果會比較好？還是比較差？
$ u/ k: |+ F8 b- D有空間的話...盡量把contact或via打滿是最好的..  b1 N! \. w" c4 u
via連接兩層metal..從中間來看..via就是一個小電阻..+ H6 I" h3 X+ U8 ?, t
打越多...看到的就是很多小電阻並聯...: U" G7 y) `* y
電阻是越並越小的..因此打越多當然是越好的..2 M( q. Z# y  C1 q! T! `  \' s
另外..如果只打一顆via..電流都從那個小電阻流過..! F% ]! e$ Z+ I0 K; I
容易造成熱度集中...
* n1 J: ]- o' ?1 L多打幾顆...也可以看成把電流分流..., G4 ?$ E% C/ _4 J3 ?+ Z, C/ N
該區也較不容易過熱....

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4#
發表於 2007-9-11 13:50:04 | 只看該作者
原帖由 piepie1244 於 2007-9-10 08:37 PM 發表 8 ^% {) N& J+ B4 o+ N# g7 p7 q2 ?
請教各位有經驗的工程師，我有幾個有關VIA在layout時，碰到的問題，雖然是小問題，但一直找不到合適的答案，麻煩各位知道的告知一下，謝謝: J+ }+ S4 A6 C1 e" y  E

" s! l0 W) k: h- T在layout數位電路的時候，5 n: s1 i8 J  q& O' G- f9 R
1 若有一個訊號要從metal1傳到metal3， ...
; d0 Z7 P: N" [- Q1 V2 h2 c
7 P/ V& |# j" t$ Y. x
1.若有一個訊號要從metal1傳到metal3，那他的via要怎麼打，是via1和via2要疊在一起，還是要via1和via2相鄰的打' G& h/ _! W  ]+ E1 n, n/ W2 ?9 H8 k
4 M$ g5 Y5 Q  s; v/ p& b8 G$ Q0 q
若Mteal Line夠粗夠大建議交叉打VIA,如果只有Min. Rule那就一直往上疊1 w7 ?  a. Y, b  z7 K( H

; @& y! t0 W8 T; t: }" c6 g! ~8 B2 若是有空間的時候， 多打同樣的via，這樣效果會比較好？還是比較差？
! d% b) D) {0 U& y
' ^1 O7 R, D* y2 x$ }& a" {7 }" |* K贊同上層大大所說的打越多越好可以降低寄生電阻且所承受電流也較大

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tihon
3#
發表於 2007-9-10 23:14:52 | 只看該作者
VIA有寄生電阻
1 D4 z" D; D; L( ]3 C- n2 b: z: b多打VIA就像是並聯越多的電阻
( L+ x/ @2 S" q' V# F. a; z所以總共的等效寄生電阻值就越小, l  x6 o* g$ o$ E0 ?
打越多越好

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2#
發表於 2007-9-10 21:28:52 | 只看該作者

via

1 怎么打和你的rule有关吧?有些 rule允许你重叠,有些不允许，                                                  
* q7 d" A5 x+ f% I2 多打会更好吧,
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