有關動態電路layout的一些問題

piepie1244

請教各位專精人士，
小弟目前要tape out一顆32bit的Kogge-Stone adder（130nm TSMC）（主要
! |, i& _. D2 {5 T6 r6 J為dynamic circuit)，有幾個基本layout的問題想請教，
# n! Z. {, I% |, i) I
+ o" c5 J1 W% G# E1 v* d) Q$ o1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？
2.clock除了要長clock tree把clock訊號送到local的電路外,有沒有需要特別注意的，比如說：在local的電路裡，要注意什麼情形才不會使的clock skew變嚴重，local的clock要走哪幾層比較好，等等之類的
$ ?* D9 |$ V$ Z" @" u3.在這種架構上，有沒有需要特別注意的地方。

因為是第一次lay動態電路，所以不太清楚要注意什麼，還有請各位大大提供意見。感謝

m851055

1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？

. I3 I6 A" R& _1 g0 d8 U  W-->較不好，因為縱深落差較大

piepie1244

請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復

m851055

原帖由 piepie1244 於 2007-9-5 08:14 PM 發表
3 ^; R/ a; r  O: J# m1 U請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復

! U) F* O7 [5 k* A! s
% Y$ f: z/ _. H% s6 C% D在etch時侧壁的metal會etch不乾淨，造成的影響如殘留metal掉到其他導線上，造成leakage......................

jauylmz

請問 m851055
/ a3 M. i, t6 E+ h$ l" P* h$ F
- _3 j$ E% I; i3 l9 S2 ~4 p* z就這點需裡要如何改善   加大 Spacing嗎，還是要先拉一小段線再換到M2