請教hspice暫態分析的問題

君婷

以下是暫態分析的一段指令：
.tran 10n 100n
% m  D$ `) K- d# [$ c& S# e
書上是寫求某段時域中電路的響應。
- e& Y- Q6 i, M, A5 a; p而此段指令解釋為 從0到100ns進行暫態分析 ，並且每10ns 記錄一次。
小妹想請教一下 關於每多少ns記錄一次，這個到底是什麼意思? 還有記錄的時間設大 與設小  在輸出波形 圖中有何差異阿?

' b2 Q$ a6 k/ K) E4 d2 J! V假設我的hspice檔內容如下：
vin  a gnd! pwl(0n 0v,5n 0v,5.2n 5v,5.7n 5v,5.9n 0v)
.tran 0.1n 10n
/ H5 t9 I# c$ C  k.option post
4 C6 P  T3 j; d7 P/ K.end
  u' R% V) d, z  G----------------------------------------------------
; {0 Y6 Z* A' Y4 [我的輸入電壓vin 它的rise及fall時間皆設0.2ns的延遲時間，然後我暫態分析設每0.1ns記錄一次。
我想問，我每多少秒記錄一次的時間 若比輸入訊號的rise及fall延遲時間還長的話，是不是就無法作暫態分析?或是看輸出波形時，
- O/ _( ~' }, u6 \5 U輸入訊號的rise及fall延遲時間 在輸出波形中不會有延遲?
-----------------------
5 [7 A! `. G$ `9 o小妹個人的看法是理想上，輸出訊號波形應該與輸入訊號波形相同並且沒有任何時間點發生delay。
6 J, Z0 m0 G; o/ f% A! X' q! v除非輸入訊號本身有delay ，輸出波形 理應與輸入波形一樣 並且也有delay。
即然如此...  那我hspice檔中設輸入訊號rise及fall延遲時間為0.2ns 則輸出波形中rise及fall延遲時間也應為0.2ns 。
所以為了正確的分析輸出波形，我暫態分析指令中 應該以<0.2ns 的時間 每次記錄一次，這樣輸出波形才有0.2ns的延遲時間!
而如果設>0.2ns 記錄一次 ，則輸出波形中 將不會有這0.2ns的延遲時間 出現吧?
3 P9 N& p% I8 S: G-----------------------
請問小妹 對於暫態分析指令中 ，對於每多少ns記錄一次的 觀念及用法是否正確? 輸入訊號有延遲 ，則暫態分析 每次記錄的時間需小於這延遲的時間 才測的到?     麻煩先進們 糾正 和指教 謝謝唷^^

m851055

觀念正確
一般紀錄次數越多越好，當然速度會變慢，就看各人需求了，在業界模擬大都在us等級，很少用到ns等級，因為device的反應速度問題....以後你就知道了。

君婷

謝謝大大的回答^^
/ m" P) D0 {* h至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已? 還有最後一個問題是如果輸入訊號波形皆沒延遲，則暫態分析 記錄次數多寡 就與輸入訊號無關吧 是嗎^^
% W$ E" `. t+ ], D請大大提供意見 謝謝

m851055

至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已?
' o: D' Y- b3 v/ E! K2 ]
0 z) w" |( {! J% F7 `-->yes

Oo海闊天空oO

.tran 0.1n 10n
下這行指令時...
8 S3 u. k3 I1 G6 y( p7 G代表暫態分析會從0s~10ns進行掃描...
& r4 n5 d3 V7 ]% F  e5 v8 o並且從0s到10ns中..每經過0.1ns紀錄一次...
所以傯共會紀錄101點..
最後下.option post的指令..
* c4 o+ c: r- m! \' g0 \/ [是把紀錄的點作連線的動作...
因此才可以在awave中看到曲線..
6 N* o+ B3 H' {  x5 B1 q8 b& C4 j
3 ]8 u- ?5 Q1 `5 J1 k* {' `; D& C(通常用PC版的HSPICE..程式會自動幫你載入這一個指令..
9 _' a# Y2 x' Y" ?2 e  [  若用工作站..一定要記得下這行指令....)
/ N2 o& C* `' G; @, M
另外關於第二個問題...
如果輸入點沒有延遲..紀錄點是否可以隨便設??
& o( k' d, C% t/ @; S; M# Q以一個Inverter為例子....
輸入訊號給訂一個方波...
上升和下降都沒有延遲...
' K" P7 x# C) U% ^6 N" M- P" ~但是Inverter本身就是一個RC...
7 g. b8 _+ k% [  r# _! H  S7 `: {所以會在輸出部份產生延遲...
3 q5 r5 N# X% I- ]. ^, s( n3 j這時候..取點就很重要了...
) S4 i' o1 K) r' f. }$ L* z% ]如果取的點數太少...許多細微的變化可能看不出來..
6 G  }" u# B5 d" a/ q; G我想速度方面應該還好...
" C. i, `1 V. A" k/ n8 P" X很多老師都會說..HSPICE跑個一個星期都算很正常...
2 W7 F0 f: X8 j: W9 w, M6 M因此..我想.取千分之ㄧ點以上應該也還是可以接受的範圍

君婷

小妹還想另外請教：『何時才需要測量輸出delay 時間』
小妹在post-sim中利用pwl指令輸入一脈波到反相器，其中脈波的rise、fall 時間故意設0.5ns 給輸入訊號有所延遲。然後量測輸入電壓在1/2 vdd時 直到輸出電壓到1/2 vdd時的這段延遲時間，其結果 fall的延遲時間為：3.0579E-11   rise為：6.6442E-11
  A  {: g1 N) x* U/ s從輸出的rsie、fall的延遲時間比 輸入訊號延遲時間0.5ns還小 ，這樣算是理想我們正想要的吧?
如果量測的輸出延遲時間還比輸入訊號還長，就可能是跑post-sim前 畫layout佈局時 畫的不是很好而造成延遲時間很長吧?
9 [& z; n# C- s" e0 ]/ E5 j
還有我們什麼情況下才會想要跑spice來測輸出是否delay ?

9 Y) J2 g& t" y% N' f- H& ?# E5 z- X麻煩先進們 指教和糾正  謝謝喔

m851055

1、當你的操作信號pulse width很小的時候，就要考量。
2、電路中對delay較要求時，如clk signal。
3、其他的留給別人補充。

finster

對類比電路設計者而言,要量測delay通常都會在clock信號,或者一般正常的傳送信號均需要去量測其delay
而要看其pos-sim的delay時間,最主要的原因乃在要看layout的寄生效應對電路的影響有多大
& B: O2 ?0 R6 k! [再者,我們要看其buffer的fan-out能力被降低了多少
- z% W4 p8 t5 i- V+ Z: M* G而對一個類比電路設計者而言,我們在看pos-sim的結果時,並不是單單看在某一個電壓,某一個溫度下的delay時間,而是要有製程的五種變化搭配電源電壓10%變化及溫度的高低變化的各種組合,然後各種情況均要在規格之內才可,不然就要改元件的W,L值
) v. w2 Q/ ~6 R  ~另外,一般我們在設輸入信號時,rise time和fall time大概都是0.5ns和0.5ns,當然也可以更長或者更短,而這個條件是要看整個系統的情況來決定
而至於你量測delay的條件並沒有問題,也就是輸出信號的正端的1/2 VDD到輸入信號的正端的1/2 VDD為一個delay time,通常,這個delay時間若大於輸入信號半個週期的話,就會相當危險,需要加大其W,縮小其L

君婷

副版
; U; I2 Z' s" s& b. E您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?
$ Q. l3 D1 e0 {4 {/ k, L像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可以大到超過0.5ns且小於輸入信號半個週期 那麼大的範圍嗎
因為我覺得如果delay時間允許誤差的上限越大 可能輸出波形會越明顯的失真吧^^
! n+ k: }* [8 m4 D; m還有請問類比電路的輸入訊號通常用多少伏測式?一方面我不知電壓源上限可設多大，所以我都vdd設5v 而輸入信號也5v
* G, A( d6 }" x1 B
同時也謝謝m851055   的說明 ^^

[ 本帖最後由 君婷 於 2007-9-6 08:18 AM 編輯 ]

yoyo20701

嗯~~講的真好~~本來不知道的問題~現在都知道囉~多謝大大無私

finster

不好意思,因為前陣子工作在忙,故而較少上來論壇,所以也沒留意到妳的問題
- K; c: L8 g4 x, g1 @. @  r
通常,我們在作的delay並不會拖到大於輸入信號半個週期,因為那表示這個delay是非常危險的情況和設計,但,有一種情況會比較特殊些
那就是應用在高速電路中,如high speed serial link電路,假設有2Ghz的clock,那它的一個週期則為0.5ns,試想一下,一個週期就只有0.5ns,那一個反相器的delay time要小到多少才不會影響到信號的傳輸,所以,這是高速電路應用中所遇到的困難
7 k, t/ H5 C2 A9 h! u3 {" s) a一般在應用中,我們的clock並不會非常地高(大於1GHz),所以也就沒有這個問題,但如果是手機或者微波電路,那這個問題就會很麻煩

另外,delay time的應用上,通常是用在digital circuit中,因為clock tree的緣故,所以時常需要用到delay cell來讓chip內部的clock timing能夠符合到spec.,所以,只要能夠達到delay,後面再加一級較強的buffer即可

+ {, ^0 I0 d$ q9 W" R5 J最後,電壓源的上限是要看製程而定
, W4 [. U  Q( q  K8 |& ^" T8 k& |如0.35um,其電壓源的上限就是3.3V,若是0.25um,因為內部有兩組電壓,所以就有2.5V和3.3V
8 }8 {" ]/ S  V所以,不同的製程就有不同的電壓源上限
( f( O5 H% w7 Z  N5 X: I% c0 `
5 Y- E; F: Y9 `, p' C" g

( N- D9 \. {6 S, ^; I/ t1 G

原帖由 君婷 於 2007-9-6 08:11 AM 發表
- S/ c. j" `  b1 M副版
" ]+ ^' ]" I' b  [( r. N2 y您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?
# u/ ?9 I- h9 J; t/ ~! M像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可 ...

ming0906

Hi~各位大大
+ i. b: v3 [6 \4 s" f  {' |3 C我是HSPICE新手~最近老師要我們寫一個4-bit DAC，不知如何著手，網路上是否有可參考的範本資料~
謝謝各位大大