在最新的消費性產品PLL這些規格中,那幾項什麼規格最不好達到

ahoku

請教各位業界先進,在最近消費性產品如HDMI,serdes,LVDS, seriall_link 或者 CDR 或者 頻率合成器中這裡規格中,最難同時去達到要求是什麼
例如:輸出頻率解析度要愈來愈細同時jitter要愈來愈小,或者用不先進的製程0.18um,0.25um 以達到較高的vco輸出頻率2.5G 3G等等??

finster

你所舉的這幾種消費性產品的PLL,絕大部份都需要用到multi-phase的PLL
; ~. S& K4 F. `# e. l6 k# K這種PLL的特性是VCO假若為625MHz,但同時要有10個或者20個phase要輸出,同時,phase和phase之間的間隔要一致,而且,假若有noise跑進PLL時,phase和phase的差距不能變,同時每個phase的jitter幾乎要達到一致
9 [" }/ k& {) N) a2 v- s  k- ]而另外,所謂VCO的輸出頻率為2.5G和3G,其實這對SerDes或者Serial Link是不對的,因為在SerDes或者Serial Link中,它是使用mult-phase PLL,所以,假若為2.5G的傳送頻率,而digital為10bit的話,那對10-phase的PLL而言,VCO的頻率只需要達到250MHz即可,因為那是用10-phase的VCO頻率來達到2.5G的傳送速度,實際理論可以參考SerDes或者Serial Link的系統就可明白,不過,誠如剛才所言,phase和phase之間的差距不能變的問題和jiter的要求是最難設計的

evantung

耶! 如果傳送頻率為2.5G, 在serial link中, 你的PLL的output就應該是2.5G吧!
serial link用multi phase 的考量和傳統的parallel link並不相同.
% k7 H1 q/ H" ]( W2 y4 E$ C: p! y如果是parallel link,
5 f) @- u) B1 d8 x假若為2.5G的"data rate" ,而digital為10bit的話,那對10-phase的PLL而言,VCO的頻率只需要達到250MHz即可
* N$ Y" ~* `  p' C反之如果是serial link
假若為2.5G的"data rate" ,VCO的頻率就必需要達到2.5G
至於它為什麼要multi phase, 我想網路上有很多資料, 有興趣的人可以去找來讀讀看....

finster

我不知道現在的Serial Link是否有再改過規格
; a9 g$ o5 D2 m0 q/ N1 U5 I# P不過,我一年多前所作的三合一的1.25G/2.5G/3.25G High-speed Serial Link的system中,VCO的頻率不是1.25G/2.5G/3.25G
我們參考過很多家High-speed Serial Link產品架構與國內外paper,它們都是使用multi-phase VCO來組出高達1.25G/2.5/3.25G的高頻VCO
而真正會有到1.25G/2.5G/3.25G的傳送速度的只有在TX的傳送端和RX的收接端,然後再用multi-phase的PLL與CDR來作處理
6 r( u! {1 T7 G4 H  }再者,我們當初在作量測時,也曾詢問過太克,安捷倫等公司在量測High-speed Serial Link的量測方法與儀器,也曾就內部架構作過討論,從太克與安捷倫這幾家公司的討論中,確信目前有作在的幾家公司所採用的架構都和我們都是大同小異,差別只在於作出來的performance與作不作的出來
- ]- l5 ?9 G+ f8 k) J3 T# n3 q! t我想,我們當初作的架構是沒有錯的,除非再這一年多來又有了新的架構又推出來



: k+ D2 N" I6 t! L7 `

原帖由 evantung 於 2007-8-10 10:54 PM 發表
( E4 o4 o& R. C  P0 x耶! 如果傳送頻率為2.5G, 在serial link中, 你的PLL的output就應該是2.5G吧!
! V" k- v# v8 T% M; Mserial link用multi phase 的考量和傳統的parallel link並不相同.
6 o0 K6 X+ H: M' Z如果是parallel link,
. k7 L% v. a. {7 }. J假若為2.5G的"data rate" ,而digital為1 ...

finster

補充幾份當初我們在作High-Speed Serial Link所參考的paper
+ j* A  T" ?' n5 q( `+ h! F: k1. Serial Link官方白皮晝
2. 史丹佛大學, 2000年博士論文: A CMOS 4-PAM Multi-Gbps Serial Link Transceiver
4 F% l* m1 V. r) ^  k7 [# \3. 史丹佛大學, 1998年, Design of High-Speed Serial Links in CMOS
5 q  G* ^) z& [* p( L4 C" i7 W4. 92年交大碩士論文, A 400Mbps Serial-Link Transceiver
, d/ |& a. P$ K" I; ~/ D
* f- I' S# L% q4 F其中,史丹佛大學的兩那份資料是經典作代表作品
在我從IEEE的網站中所看到的serial link架構,幾乎都是從史丹佛的那兩份資料裡再衍化出來的
% M0 Y; B. m7 S3 e8 s$ m& D
% z3 P- k: i# L6 V  d- h而Serial Link的官方白皮書
( k* |2 {9 X( L( z它裡面有明確規範seial link的各項量測參數與意義,太克與安捷倫等量測公司所推出的量測儀器也都是依此來作為量測項目

monkeybad

請問一下所謂High-Speed Serial Link
指的是像用在硬碟傳輸介面的Serial SATA PHY嗎?

finster

沒錯
8 D8 B9 e" j1 I5 w7 C6 s) o& Q1 T) ^3 A順道一提的是,high speed serial link的TX/RX端並不是使用一般standard I/O PAD,因為一般的standard I/O PAD較難符合到高速傳輸
1 x- l: M' \2 K) c/ e在SATA的官方白皮書中有提出建議的架構和相關規格,也就是使用LVDS或者近似LVDS的架構


: s; X  g" X, H
$ K% h, S; d+ |, I. {

原帖由 monkeybad 於 2007-8-15 10:33 AM 發表
請問一下所謂High-Speed Serial Link
" c& U" g9 e: o3 d! q指的是像用在硬碟傳輸介面的Serial SATA PHY嗎?

yoyo20701

嗯~~多謝大大的解說ㄚ~~~小弟目前在研究pll~~~~~謝囉~

jerryyao

請問 finster:
- u: `6 y4 Q. a  t# M% A/ T7 U( e# C1 K您有您所提的論文（不是paper)的的PDF檔嗎？我研究所需要用到。
謝謝。

mycmf

Jitter, Phase Difference, Supply Headroom.

finster

原帖由 jerryyao 於 2008-10-6 02:10 PM 發表
請問 finster:
您有您所提的論文（不是paper)的的PDF檔嗎？我研究所需要用到。
謝謝。

9 V5 O/ h/ E6 L# ^4 C* R- o
你用Google查一下就會有了
+ z* J$ J6 f1 I% w2 Q當初這些論文檔(除了官方白皮書要去IEEE download才有)我都是用Google在網路上找到的

anita66

感謝大大無私分享, 年代雖久, 多少來是有一些參考價值, 3Q~

semico_ljj

开始接触这类东东不到一个月！呵呵！觉得有些真的不好理解！
1 o( v+ N4 ^" D# B. v
: B# R) J, Y4 X5 z( U, K1 w[ 本帖最後由 semico_ljj 於 2008-11-3 08:16 PM 編輯 ]

deltachen

謝謝大大的分享~知識因分享而壯大！

jojoboy666

希望在這兒能夠有所收穫更能有所分享~~~

oric

版主所說的2000年的那本我有看過~
3 S- h( |6 Q; ^2 T, F確實是很不錯的參考資料
1998年的沒看過不過我猜是同一個group的學生Ken yang的吧~