systemc中的inout類型,在搭建TOP的時候怎么處理?

fayfay521

求助各位大大....
$ [8 F! T/ z* m& _& w4 O" r我在做一個cpu agent的驗證,驗證代碼是用systemc和 C編寫的
/ u8 G6 N& W7 u* `  U( }5 q# T在ncverilog下做徬真...因為有inout類型的耑口,在徬真時,會有警告.
但是這個警告又不能被忽略,大緻意思是:systemc將sc_inout類型耑口當做out類型的.
; S: M( O3 v) {" u在讀操作中,如果是systemc本身寫的值,而外部寫的值將被忽略....
請問,sc_inout這種類型的在搭建TOP時應該做如何的處理??

fayfay521

; ~% e; g. J- R# k" N! {8 A
7 w$ _! g' m; @' }高人指點一下啦,我試暸一天還是沒有結果...55555
, x8 G( U& n2 C4 N. B% ]  Obfm的input接口和verilog寫的 RTL CORE的inout的連接有問題...
5 f. z  v5 K) I怎么解決嘛..555555555555555555555

fayfay521

謝謝2位
( a- u' ]4 ]" s
我自己重新把TOP搭暸一次,因為我的耑口是inout和inout相連,所以比較痲煩.
6 R4 x" _! x7 b% ~( H0 L0 d. e看暸好多資料.我把所有的 inout分別都簽成2跟綫,一個輸入input,一個輸齣output,還有一個控製信號.一個糢塊一個糢塊慢慢的連..頭都大掉暸..

5 x/ ]4 N5 S  C' o5 N現在纔髮現,top不是想象的那么簡單...
時鍾,復位,連綫,oh my god......

fjuphilip

在verilog 中 必需宣告

inout [7:0] data_bus;
# y7 N( Z$ i  {8 }+ ?$ r: Qwire [7:0] data_bus;
reg [7:0] dat_out;
assign data_bus = (we) ? dat_out : 8'bz;

, A. G' v3 ~3 l) N; n當資料寫到外面 時就由we(write enable) 去將dat_out 打開
( P- N4 a( T) I) U4 a$ u1 n$ \資料讀入時,就可以直接讀取 data_bus資料

masonchung

轉貼:
5 K8 s2 Q( d+ z7 j4 N" B小菜门，今天讲一下inout类型端口的建模，和不确定输入的约束！
在VERILOG中的INOUT类型是数据通信中常用的，比如，DATA BUS ，
9 Y, Q$ T' Z) P  S6 D5 z" V2 WADDRESS BUS，这些地方必须用到INOUT类型端口，但是VERILOG中的inout
和System C中的sc_inout是有区别的区别在于verilog中的inout就是输出和输入类型
而system c 中的sc_inout不但是输出，输入类型，而且可以单独当做，输出类型，它的输入作用只当作一种访问，就是其它的端口或是信号可以访问，不过在VERILOG中如果安排的好，也可以是这种类型，这样可以边对端口输出，边访问，进行检测，以达到正确输出的效果！
好了，下面开始正题，估计，很多初学者用INOUT肯定是会用的，但是做硬件，你不但要会用这种语言还要了解这种语言是怎么实现的，只有这样才能成为高手，何况，verilog,
system c都是开放源代码的，没事的时候可以读一下的！