TSMC與CADENCE共同合作 為無線IC設計提供65奈米的製程設計套件與完備的設計流程

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Cadence益華電腦針對28奈米製程為台積公司類比/混合訊號設計參考流程1.0版提供廣泛支援
此項合作運用領先業界的混合訊號技術 支援全方位EDA360晶片實現解決方案
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( P9 f9 Y! m; }) T* x- q" q4 J2010年6月18日; 台灣新竹 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，支援台灣積體電路製造股份有限公司 (以下簡稱台積公司) 類比/混合訊號 (Analog/Mixed-Signal; 以下簡稱AMS) 設計參考流程1.0版，以實現先進的28奈米製程技術。Cadence益華電腦與台積公司在這項全新設計參考流程上的合作，將可協助促進先進混合訊號設計的上市時程，幫助降低在設計基礎架構的冗餘投資，並提高投資報酬。
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1 ^: ?; D' b6 R) B$ N! n「與Cadence益華電腦之間的合作夥伴關係，是客戶實現先進類比/混合訊號設計成功不可或缺的一環。」台積公司設計方法與服務行銷副處長Tom Quan表示：「針對28奈米製程的台積公司AMS 設計參考設計流程，藉由運用最新製程技術的優勢，推出目前業界最完善建立、驗證與生產晶片的設計方法。我們非常樂於與Cadence益華電腦以及整個台積公司開放創新平台 (Open Innovation Platform™) 生態系統繼續合作，以確保我們的技術能夠跟上新興設計挑戰的腳步，在設計基礎架構下讓客戶獲得最高的投資報酬。」

這個設計參考流程強化為設計團隊提供極大的助益，達成高效率而且具備成本效益的晶片實現(Silicon Realization)目標，可稱為Cadence EDA360策略的支柱。

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Cadence益華電腦混合訊號技術為台積公司嶄新的28奈米設計參考流程提供非常周延的產品支援，一步步協助設計邁向晶片實現。Cadence益華電腦與台積公司的合作解決當今在無線、網路架構、消費性與其他應用方面，晶片設計中類比與混合訊號功能日益高漲的複雜性，也滿足了整合的需求。

9 b$ c( W' a0 M" Z+ @' b5 Q「隨著無線、網路架構、消費性與CPU設計複雜度日益增加，類比與混合訊號IP將會占有晶片設計的50%以上。」Cadence益華電腦產品管理事業群處長Sandeep Mehndiratta表示：「Cadence益華電腦支援的台積公司 AMS 設計參考流程 1.0版，專為台積公司晶片技術最佳化，為客戶提供周延的設計、驗證與設計實現解決方案，實現28奈米製程最高設計品質的先進混合訊號設計。」
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# f1 p) @! B( K8 Y* O台積公司設計參考流程融合來自Virtuoso客製化平台的各種Cadence益華電腦技術陣容，涵蓋在28奈米製程的AMS IP設計、驗證與設計實現。在先進28奈米設計經驗證的技術基礎上，Cadence益華電腦與台積公司合作，實現了電路圖設計、AMS驗證、RF與transient noise分析、yield sensitivity分析、constraints-driven佈局、類比佈局與繞線、實體驗證、DFM-aware的寄生萃取、IR  drop以及electromigration分析等。

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Cadence益華電腦針對台積公司設計參考流程11.0版 推出TLM導向設計與驗證、3D IC設計與完善整合的DFM功能
9 y. c5 e' q+ u" U% G9 Z- c兌現系統至晶片實現(System to Silicon Realization)的新願景 以高效率的設計流程 為採用台積公司先進製程之客戶實現更快量產時程並降低開發成本
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; r% v  D, i$ ^" e1 l2010年6月18日; 新竹台灣 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，TLM (transaction-level modeling) 導向設計與驗證、3D IC設計實現以及整合DFM等先進Cadence®設計技術與流程，已經融入台灣積體電路製造股份有限公司 (以下簡稱台積公司) 設計參考流程11.0版中。這些Cadence益華電腦的技術有助於28奈米TLM到GDSII進行複雜的晶片設計、設計實現、驗證與簽核(signoff)。Cadence益華電腦針對台積公司設計參考流程的擴增部分，幫助雙方客戶在最短的設計時程下，實現複雜的高效能、低功耗、混合訊號晶片，更支援了Cadence益華電腦所提出的 EDA360策略。Cadence益華電腦支援嶄新的設計參考流程，即是為實現EDA360產業新願景，而完成最新里程碑的展現。

5 H! C9 f2 p5 Y( G- S「Cadence益華電腦與台積公司的合作，幫助雙方客戶轉移到更高階的萃取與先進製程，同時並降低開發成本。」台積公司設計建構行銷處資深處長莊少特表示：「台積公司設計參考流程11.0版添加了Cadence益華電腦軟體工具與解決方案， 藉由ESL設計與驗證以及3D IC整合成為主流製程的一環，廣泛地解決重要的設計議題，更提高了設計生產力。」
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0 Y% r5 [0 G9 r) j! g9 G" PEDA360願景需要整個電子生態系統的共同合作，才能夠兌現系統至晶片實現(System to Silicon Realization) 的新產業境界。Cadence益華電腦對台積公司設計參考流程的貢獻，能夠幫助客戶快速建立、重複利用並整合大型數位、類比和混合訊號IP區塊，以更快速、更高成本效益來達成這些目標。

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周延的TLM導向設計與驗證以及3D IC設計解決方案

2 o4 ~# L/ e: r8 O' {4 N6 K% |* Y台積公司新的設計參考流程充分運用先進Cadence TLM導向設計與驗證技術和方法。將設計萃取由RTL層級提前至TLM層級、採用Cadence高階合成、進行設計前期功耗trade-off與最佳化，以及metric-driven功能驗證等方法，完成周延的TLM 到GDSII設計流程。先進的3D設計功能包括實體設計與設計實現、RC萃取、時序分析、訊號完整性分析、IR drop、electromagnetic與散熱分析等，更包括了實體驗證。
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, c' t6 h/ R/ Y( O8 ^6 Z, _. x0 T移轉至更高設計階層進行萃取的做法，讓客戶獲得相當大的優勢，因為從系統層設計到實體設計的階段，進行IP的建立和重複利用，讓設計與驗證生產力大幅增加。獨特的Cadence ECO (engineering change order) 功能能避免不必要的反覆作業，實現更快速的上市時程。3D IC設計功能則是在設計實現階段，就能夠協助設計決策，確保封裝階段的最佳效能與功耗trade-off。由於DFM設計解決方案整合到設計實現工具中，設計人員能夠高枕無憂地完成自己的區塊或晶片層設計，達成量產時程的目標。

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針對低功耗、先進製程與混合訊號設計的全新功能
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Cadence益華電腦也在此次與台積公司的合作中，為低功耗、先進製程與混合訊號設計提供更多的支援。在低功耗領域中，這個流程以Common Power Format (CPF)為基礎，支援power state validation與IP library view。在先進製程領域中，以台積公司iLPC進行微影hot spot修正，以及dummy metal/via插入的修補方式，解決hot spot 的議題，並能將癥結反饋至自動化佈局與繞線工具的單獨GDS介面。在系統封裝 (system-in-package，SiP) 混合訊號設計方面，有SiP die/package floorplan、混合訊號IR drop與先進SiP靜態時序分析等封裝支援。這些嶄新的設計參考流程元素，從系統層到簽核(signoff)為設計團隊提供更高能見度與可預測性，協助在功耗、效能與設計尺寸trade-off的挑戰下進行最佳化，並實現最高設計良率。

「我們的客戶希望能夠提高生產力，才能夠跟上日益增高的設計複雜性，並且滿足緊迫上市時程的需求。」Cadence益華電腦資深副總裁兼策略長黃小立表示：「藉由全新的設計參考流程，Cadence益華電腦與台積公司共同以這項重要的技術創新與方法，以完整、可預測的流程，幫助系統至晶片實現 (System to Silicon Realization) 產業新境界的實現。」

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2010年7月29日; 台灣新竹 –- 全球電子設計創新領導廠商Cadence益華電腦與具世界領導地位的專業IC設計公司瑞昱半導體(Realtek Semiconductor Corp.)今天宣布Cadence®益華電腦成為瑞昱半導體電子設計自動化(EDA)解決方案策略夥伴。

: {/ U8 o+ \0 z0 v4 P2 j, _1 Q「與Cadence益華電腦建立策略性夥伴關係，讓我們以完善整合的EDA產品和技術，滿足通訊網路市場快速發展的需求。」 瑞昱半導體技術副總李朝政表示：「Cadence益華電腦是可靠的合作夥伴，能提供我們所需各種類比與數位解決方案，以及類比與數位之間的相互操作性(interoperability)，幫助我們達成更佳的設計效率與卓越的效能。」

* L' X( n( `5 E4 \+ f1 f在此策略關係中，Cadence益華電腦全面的產品線與願景為瑞昱半導體帶來眾多優勢。在Cadence益華電腦數位、類比/混合訊號設計平台陣容中，為數眾多的產品獲得瑞昱半導體青睞，包括針對前段模擬與低功耗驗證的Incisive® Enterprise Simulator；達成功耗最佳化的Cadence® Encounter® Conformal® Low Power；強化設計效能的Cadence® Encounter® Conformal® ECO Designer；達成設計實現的Encounter Digital Implementation System (EDI System)，以及設計除錯與分析用的Encounter Timing System (ETS)等，大幅提升了整體的設計生產力。其中Conformal ECO Designer更是大幅提升設計更改的效率。
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此外，瑞昱半導體還採用了Cadence益華電腦完整且全面的模擬技術與解決方案，包括業界領先技術的SPICE、FastSPICE、RF以及mixed-signal的模擬工具。Cadence® Virtuoso® Schematic Editor、Virtuoso® Analog Design Environment (ADE) 以及Virtuoso-XL Layout Editor也強化了其設計效能，在加速完成客製化設計的同時，讓瑞昱半導體產出更高準確性的設計。藉由採用穩定而且可靠的自動化IC設計產品的策略性作法，使瑞昱半導體的原有產品線更強化，也提升作業效率，更進一步鞏固了瑞昱半導體在IC設計創新中的領導地位。

1 ?1 @' \9 P" Y「我非常高興能擴展與瑞昱半導體的既有關係，和瑞昱成為策略夥伴，加速各種通訊網路元件設計的開發。」Cadence益華電腦台灣區總經理張郁禮表示：「身為業界領導廠商暨瑞昱半導體EDA解決方案策略夥伴，我們將戮力增加台灣在數位與類比領域的研發團隊，並持續技術資源的投資，以實際行動深耕台灣半導體產業，為客戶提供與眾不同而且具高附加價值的解決方案。」