Synopsys針對台積電設計參考流程8.0版及45奈米製程技術

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新思等公司合作推出業界第一本低功耗驗證方法手冊

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匯集超過30多家企業之最佳實務案例可有效協助設計工程師加速低功耗設計的驗證工作

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0 G1 T. ?1 Y  I. k# y(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，業界第一本低功耗驗證方法手冊(VMM-LP，Verification Methodology Manual for Low Power)已正式上市，該手冊是由新思科技(Synopsys)、安謀國際(ARM)及瑞薩科技(Renesas Technology)三家公司合作完成，是第一套針對低功耗設計之驗證(verification)且經過實務證明的方法論，其中匯集來自30多家企業專家的驗證及IP經驗，並包含眾多業界採用後之實務案例，可有效協助設計工程師加速低功耗設計的驗證工作。

. ^# {# f8 r% o3 O- j. N+ S7 E1 _三星電子(Samsung Electronics)資深低功耗驗證工程師Jianfeng Liu表示：「驗證低功耗設計對於目前的驗證工程師而言是一項重大挑戰，因為多數的工程師在低功耗的概念上尚未獲得紮實的訓練。這本低功耗驗證方法手冊的上市就像及時雨，提供一切在低功耗驗證上所需的重要資源，以及相關細節規則(rules)和指導方針(guidelines)。」
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! }0 D( z/ l7 d8 N1 y; P凌陽科技(Sunplus Technology)家庭平台事業群處長楊穎智表示，就當前行動應用(mobile applications)所需的系統晶片(SoC)來說，功耗是設計成功與否最關鍵的影響因素之一，因此為了能在晶片設計時一次即成功(first-pass silicon success)，如何有效地驗證低功耗的各項功能就變得非常重要，而這本低功耗驗證方法手冊提供了廣泛且可靠的技術說明，可協助簡化及加速驗證功耗管理(power-managed)設計所面對的各種複雜任務。

+ N( X0 W6 ^) ~. R8 U+ Y1 d- j/ F低功耗設計技術愈來愈複雜，而其驗證複雜度也更具挑戰，因此對於如何建立可被充分了解(well-understood)、健全(robust)及可重複使用(reusable)的驗證環境也就更顯得重要，低功耗驗證方法手冊記錄了一般常見造成低功耗錯誤程式的原因，為低功耗驗證提供規則和指導方針，並詳載SystemVerilog基礎程式庫(SystemVerilog base class library)以協助可重複使用之驗證環境的建造，同時還提供電路特性驗證(assertions)及驗證達成率技術(coverage techniques)等，以協助設計工程師達成各種功耗設計目標，及確保一次成功的晶片設計(first-pass silicon success)需求。

( ^$ H4 N# x0 o3 E4 Y/ U希捷科技(Seagate Technology)SOC功耗設計師David Wheelock表示：「要開發一個具功耗控制的設計不能只是符合紙上理論而已，它更需要具體可行的依據。不管是針對低功耗系統的設計或是驗證，此低功耗驗證方法手冊對於容易犯的錯誤以及各種實際狀況，都提供了一套清楚的見解與說明。這本實用的手冊還附有關於設計及驗證問題的具體實例，其規則及建議將協助整個電子產業邁向更環保的未來。」
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  K5 }4 u$ s0 t  i% ]) Y7 n- B海思半導體(HiSilicon) K3 LP部門表示：「低功耗驗證是低功耗設計所面臨的主要挑戰，而低功耗驗證方法手冊提供來自業界專家的最佳實務案例，協助建立一個針對低功耗的重複使用驗證環境。它能協助搜尋錯誤的低功耗設計，並在設計初期就能及早發現錯誤，不需等到晶片完成之後，可大幅節省光罩(mask)成本及設計除錯(debug)所需的時間。」

6 s( w6 ^$ J( \8 S' b在低功耗驗證方法手冊中所闡述的方法論，能協助驗證團隊利用電路特性驗證(assertions)獲得驗證達成率的收斂(coverage closure)以及確切指出錯誤程式。它能透過具電壓偵測功能之靜態驗證工具(voltage-aware static)以及動態驗證工具如具備VCS®模擬器的MVSIM以及MVRC等進行實作，而這些工具都是新思科技Eclypse™低功耗解決方案中的一環。這些工具也可以協助檢查在低功耗驗證方法手冊一書中所提到的與低功耗設計相關的規則(rules)，進而建立一更具結構性以及可重複使用的驗證環境。
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; O1 K; v. d) @5 B9 a; Y! m半導體科技學術研究中心(Semiconductor Technology Academic Research Center)研發一部副總裁暨總經理Nobuyuki Nishiguchi表示：「我們看到低功耗設計在日本的普遍應用，同時也觀察到對於複雜驗證方法的強烈需求。低功耗驗證方法手冊的推出正可以滿足當前市場的需求，它完整且簡潔的說明低功耗驗證所涉及的各個層面，這本書涵蓋了對於低功耗設計驗證所需的內容，幫助工程師在一開始就進入正確的設計方向。」

+ D) {7 C1 Y0 H3 R* Q' O& I6 o捷碼科技(Magma Design Automation)產品開發副總裁Ed Huijbregts博士表示: 「低功耗的需求可說為整個半導體產業帶來範例移轉(paradigm shift)，但因為欠缺一個開放、經過編纂且詳實記錄的方法論，使得正確以及綜合性的低功耗設計驗證困難重重，也因此代表著生產力的耗損。然而透過完整的方法學和指南式的入門導引，低功耗驗證方法手冊為低功耗設計的成功驗證提供了一個清楚的藍圖。」
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關於低功耗驗證方法手冊
這本低功耗驗證方法手冊的作者包括新思科技研發總監Srikanth Jadcherla (他是前ArchPro Design Automation的創辦人，該公司已於2007年為新思科技所併購)、任職於新思科技同時也是驗證協會網站(Verification Guild web site)的主持人Janick Bergeron、瑞薩科技設計技術部總工程師Yoshio Inoue，以及任職於安謀國際、同時也是低功耗方法手冊(Low Power Methodology Manual)的作者之一David Flynn。

這本低功耗驗證方法手冊清楚定義出健全及可衡量的驗證架構，協助低功耗設計的快速建立及完整驗證。該方法論詳實說明一切與功耗管理功能相關的功能性驗證，包括靜態驗證與動態驗證、設計驗證技術(design-for-verification techniques)，以及為了達到快速驗證收斂(verification closure)所需的電路特性驗證(assertions)的使用以及驗證達成率的度量(coverage metrics)等。

. w- `7 A% o! u$ W  X) M低功耗驗證方法手冊目前透過VMM Central網站(www.vmmcentral.org/vmmlp)販售；此外也可以透過VMM Central網站下載PDF電子版本，同時可藉由線上註冊以取得SystemVerilog基礎類別相關原始碼的提供通知。
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: |2 i$ U; T/ ?8 q2 l+ O2 U[ 本帖最後由 heavy91 於 2009-3-6 03:38 PM 編輯 ]

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新思科技推出新一代設計實作平台Lynx Design System

其生產就緒(Production-Ready)之設計環境可加速晶片開發時程並降低風險

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(2009年3月17日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技 (Synopsys)今日推出Lynx Design System ，該系統乃針對晶片設計實作(implementing chips)提供業界最全面性且高度自動化的設計環境。Lynx Design System結合了經生產驗證(production-proven)之RTL-to-GDSII 設計流程及強化生產力之功能，不但能加速晶片開發，同時亦降低新製程節點(process nodes)中所遭遇的設計風險，可有效符合各種不同規模晶片設計公司的需求。Lynx同時具備開放性架構的可配置(configurable)功能，能立即結合第三方技術的支援(third-party technology)，它並具有預先建立的作業流程、工具設置以及預先驗證(pre-validated)的技術資料，並匯集來自新思科技、晶圓代工廠和其他IP合作夥伴的多方支援，因此Lynx Design System能在一周之內即設置完成並進行完整運作。
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新思科技董事長暨執行長Aart de Geus表示: 「Lynx 可有效符合當前設計上兩項重要的需求: 其一是以更有效率且不犧牲設計結果品質的方法，來完成晶片設計；其二是透過系統化設計流程的管理，來降低設計成本。而面對當前大環境經濟的壓力，Lynx也提供管理階層一套具隨選功能(on-demand)的儀表板控制(dashboard)功能，以有效掌握設計進度及監測潛在的時程問題。」

ARM全球設計技術總監John Goodenough表示：「長久以來企業必須將龐大的資源投注於預先驗證的設計流程，及針對特定製程或技術節點的程式庫(libraries)上。透過與新思科技的密切合作，我們致力於提供一個可有效整合晶圓代工的實體IP平台(foundry-ready physical IP platform)，而Lynx與ARM處理器解決方案的緊密結合即是此最佳化解決方案的呈現，它可有效加速產品上市時程，並兼顧設計的效能。」
Lynx Design System包含四大核心功能：
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全晶片生產流程 (Full-chip production flow)
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/ S, w2 Z- Q/ L3 w/ ~晶圓代工就緒系統 (Foundry-Ready system)
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執行時間管理 (Runtime manager)
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管理瀏覽介面 (Management cockpit)

全晶片生產流程
Lynx Design System是一全面性整合且具彈性的RTL-to-GDSII設計流程，且已經由100多家客戶所投片(tape-outs) 驗證。Lynx納入針對65至40奈米設計之最先進方法論(methodologies)，其中包含了強大的低功耗(low power)技術如多角多模(multi-corner multi-mode ，MCMM)、狀態保留電源控制(state-retention power gating ，SRPG)、動態電壓頻率縮放(dynamic voltage frequency scaling ，DVFS)以及針對管理大宗及複雜設計的同步層階設計(concurrent hierarchical design)。Lynx能自行啟動流程配置及執行以改善生產效能；此外，Lynx中還內建有ARM及新思科技實作參考方法論(implementation Reference Methodologies ，iRM)中的最佳設計實務案例，並使用能讓ARM處理器達到最佳化的ARM實體IP。該實作參考方法論能協助簡化流程，讓ARM處理器與設計開發者所選取的技術節點能夠互相配合，以達到強化效能及節能的目的。

8 n4 d# [+ W' f7 M8 Q9 F& L, _+ g9 bOticon A/S乃全球最具創新能力的助聽器製造商之一，其產品研發團隊平台總監Mogens Balsby表示：「Lynx中包含了預先測試的流程，能降低在新製程節點移轉中所發生的風險，讓我們的設計工程師能更專注在設計開發上。我們對於Lynx的易於安裝感到印象深刻，而其功能面的廣度讓我們能夠以更經濟且快速的方式來執行專案。」
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晶圓代工就緒系統
IC設計團隊所面臨的挑戰之一就是從不同的資料來源中，去定義所匯入的技術資料及IP，而Lynx中的晶圓代工就緒系統，可藉由預先驗證技術檔案夾及程式庫，加速晶片設計實作(chip’s implementation)階段的開始。此外，為加速實作過程(implementation)，硬式IP檢查器(hard IP checker)透過執行與其他設計IP的獨立或互通測試，便能協助設計者快速驗證所匯入的IP。這個專為特定代工製程節點及程式庫所設計的晶圓代工就緒系統，同時也包含針對可製造性因素如金屬填充密度(metal fill density)及晶片時序變化(on-chip timing variation)等特定流程檢測，以及重要的初始值設定(default settings)等。這些功能都將協助強化在進入晶圓代工前的晶片設計品質，同時也能讓製造就緒(manufacturing-ready)的晶片設計更容易完成。

執行時間管理
Lynx還包含了執行時間管理，能自行啟動設計流程中可配置(configuration)及執行(execution)功能，用以提升設計者的生產力(productivity)。它採用的是圖型操作介面(GUI)應用，除了容易設定外，也能協助設計過程的變數驗證，同時採直覺式拖放介面(intuitive drag-and-drop interface)供開發及修正流程使用。執行時間管理功能讓設計者可藉由該螢幕報告每個設計步驟的狀態，輕易地在流程中進行除錯的能力，並在設計的當下可以同時監控一至多個設計組塊(design block)；此外，也可利用群組模式(batch mode)自動建立一個設計組塊或是整個晶片。

; ^# z: g! K  `. e" o管理瀏覽介面
& S+ w$ f/ [& W# G  O另一項Lynx Design System的主要特色就是在設計專案執行時提供獨特的顯示功能。Lynx的管理瀏覽介面可在設計過程中連結並自動擷取重要的資料，同時它也具備直覺式圖型操作介面工具，可針對某特定目標的即時設計狀態製作客製化報告。有超過50個與設計相關的特性(如時程timing、利用度utilization、時脈偏移clock skew、漏電流控制leakage power及偵錯率fault coverage)及系統資源(如執行時間run time、CPU和記憶體使用率memory usage)相關的度量(metric)，都被設定在設計組塊及晶片層級中，而使用者亦可自行將自己設定的度量加入到流程中。在設計專案統計資料中加入直接顯示功能，以及從任何網路瀏覽器獲取當前相關資料，不但能協助不同階層的管理者預測設計時程何時結束，同時也能促進專案中的決策進行，達到人力及電腦資源使用的最佳效益。
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! y5 g% y; {; s維布洛科技(Wipro Technologies) 首席顧問Sujeeth Joseph表示：「Lynx所支援的自動化及平行處理(parallelism)功能，協助我們的實體設計師以更有效率的方式在設計流程中取得設計組塊。而圖型操作介面的執行時間管理功能，則讓設計過程中的監測與設計除錯更容易。此外，在IC設計之初就能利用預先測試的程式庫及晶圓代工資料，協助加速時程進行並降低風險。」
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/ t* C# M' T( I新思科技的Lynx Design System目前已經上市。

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新思科技推出新一代設計實作平台Lynx Design System

其生產就緒(Production-Ready)之設計環境可加速晶片開發時程並降低風險

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(2009年3月17日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技 (Synopsys)今日推出Lynx Design System ，該系統乃針對晶片設計實作(implementing chips)提供業界最全面性且高度自動化的設計環境。Lynx Design System結合了經生產驗證(production-proven)之RTL-to-GDSII 設計流程及強化生產力之功能，不但能加速晶片開發，同時亦降低新製程節點(process nodes)中所遭遇的設計風險，可有效符合各種不同規模晶片設計公司的需求。Lynx同時具備開放性架構的可配置(configurable)功能，能立即結合第三方技術的支援(third-party technology)，它並具有預先建立的作業流程、工具設置以及預先驗證(pre-validated)的技術資料，並匯集來自新思科技、晶圓代工廠和其他IP合作夥伴的多方支援，因此Lynx Design System能在一周之內即設置完成並進行完整運作。
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新思科技董事長暨執行長Aart de Geus表示: 「Lynx 可有效符合當前設計上兩項重要的需求: 其一是以更有效率且不犧牲設計結果品質的方法，來完成晶片設計；其二是透過系統化設計流程的管理，來降低設計成本。而面對當前大環境經濟的壓力，Lynx也提供管理階層一套具隨選功能(on-demand)的儀表板控制(dashboard)功能，以有效掌握設計進度及監測潛在的時程問題。」

ARM全球設計技術總監John Goodenough表示：「長久以來企業必須將龐大的資源投注於預先驗證的設計流程，及針對特定製程或技術節點的程式庫(libraries)上。透過與新思科技的密切合作，我們致力於提供一個可有效整合晶圓代工的實體IP平台(foundry-ready physical IP platform)，而Lynx與ARM處理器解決方案的緊密結合即是此最佳化解決方案的呈現，它可有效加速產品上市時程，並兼顧設計的效能。」
Lynx Design System包含四大核心功能：
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8 }- ~; Z/ S7 g' [全晶片生產流程 (Full-chip production flow)
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晶圓代工就緒系統 (Foundry-Ready system)
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執行時間管理 (Runtime manager)
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2 A2 w& f8 h# C: Z' e9 q$ x管理瀏覽介面 (Management cockpit)

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/ u& a" j) T2 B; ^Lynx Design System是一全面性整合且具彈性的RTL-to-GDSII設計流程，且已經由100多家客戶所投片(tape-outs) 驗證。Lynx納入針對65至40奈米設計之最先進方法論(methodologies)，其中包含了強大的低功耗(low power)技術如多角多模(multi-corner multi-mode ，MCMM)、狀態保留電源控制(state-retention power gating ，SRPG)、動態電壓頻率縮放(dynamic voltage frequency scaling ，DVFS)以及針對管理大宗及複雜設計的同步層階設計(concurrent hierarchical design)。Lynx能自行啟動流程配置及執行以改善生產效能；此外，Lynx中還內建有ARM及新思科技實作參考方法論(implementation Reference Methodologies ，iRM)中的最佳設計實務案例，並使用能讓ARM處理器達到最佳化的ARM實體IP。該實作參考方法論能協助簡化流程，讓ARM處理器與設計開發者所選取的技術節點能夠互相配合，以達到強化效能及節能的目的。
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1 G5 X- Q# F+ g# ZIC設計團隊所面臨的挑戰之一就是從不同的資料來源中，去定義所匯入的技術資料及IP，而Lynx中的晶圓代工就緒系統，可藉由預先驗證技術檔案夾及程式庫，加速晶片設計實作(chip’s implementation)階段的開始。此外，為加速實作過程(implementation)，硬式IP檢查器(hard IP checker)透過執行與其他設計IP的獨立或互通測試，便能協助設計者快速驗證所匯入的IP。這個專為特定代工製程節點及程式庫所設計的晶圓代工就緒系統，同時也包含針對可製造性因素如金屬填充密度(metal fill density)及晶片時序變化(on-chip timing variation)等特定流程檢測，以及重要的初始值設定(default settings)等。這些功能都將協助強化在進入晶圓代工前的晶片設計品質，同時也能讓製造就緒(manufacturing-ready)的晶片設計更容易完成。
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Lynx還包含了執行時間管理，能自行啟動設計流程中可配置(configuration)及執行(execution)功能，用以提升設計者的生產力(productivity)。它採用的是圖型操作介面(GUI)應用，除了容易設定外，也能協助設計過程的變數驗證，同時採直覺式拖放介面(intuitive drag-and-drop interface)供開發及修正流程使用。執行時間管理功能讓設計者可藉由該螢幕報告每個設計步驟的狀態，輕易地在流程中進行除錯的能力，並在設計的當下可以同時監控一至多個設計組塊(design block)；此外，也可利用群組模式(batch mode)自動建立一個設計組塊或是整個晶片。
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管理瀏覽介面
& ^4 o& n  Z% }3 q) a5 B另一項Lynx Design System的主要特色就是在設計專案執行時提供獨特的顯示功能。Lynx的管理瀏覽介面可在設計過程中連結並自動擷取重要的資料，同時它也具備直覺式圖型操作介面工具，可針對某特定目標的即時設計狀態製作客製化報告。有超過50個與設計相關的特性(如時程timing、利用度utilization、時脈偏移clock skew、漏電流控制leakage power及偵錯率fault coverage)及系統資源(如執行時間run time、CPU和記憶體使用率memory usage)相關的度量(metric)，都被設定在設計組塊及晶片層級中，而使用者亦可自行將自己設定的度量加入到流程中。在設計專案統計資料中加入直接顯示功能，以及從任何網路瀏覽器獲取當前相關資料，不但能協助不同階層的管理者預測設計時程何時結束，同時也能促進專案中的決策進行，達到人力及電腦資源使用的最佳效益。

維布洛科技(Wipro Technologies) 首席顧問Sujeeth Joseph表示：「Lynx所支援的自動化及平行處理(parallelism)功能，協助我們的實體設計師以更有效率的方式在設計流程中取得設計組塊。而圖型操作介面的執行時間管理功能，則讓設計過程中的監測與設計除錯更容易。此外，在IC設計之初就能利用預先測試的程式庫及晶圓代工資料，協助加速時程進行並降低風險。」
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新思科技的Lynx Design System目前已經上市。

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聯發科技採用新思科技PrimeTime SI解決方案

以提升時序分析及訊號整合簽核

同時提供靜態時序(Static Timing)及訊號整合分析(SI Analysis)之整合型解決方案

提高設計效能(performance)及簽核準確性(signoff accuracy)

" O! Y9 E/ S8 c( y(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys Inc.)今日宣布，無線通訊及數位媒體等領域之IC設計領導廠商
' A1 [6 |6 n& `9 t-- 聯發科技(MediaTek Inc.)已採用新思科技PrimeTime® SI解決方案，以提高靜態時序分析(Static timing analysis，STA) 以及訊號整合簽核(Signal integrity signoff)的效能。聯發科技在其65奈米及以下製程技術之先進SoC設計中，選擇採用PrimeTime SI解決方案來簡化(streamline)其簽核流程(signoff flow)。

2 T3 m- p! @& x/ H' a為了整合位於全球各地的設計中心之簽核工具，聯發科技經過縝密評估後決定採用新思科技的解決方案，其原因在於PrimeTime SI具備簡單且易於廣泛佈署的流程(simple, widely deployable flow)，並能在執行HSPICE®模擬(simulation)時，達到高效能及誤差5%以內的高準確性。

聯發科技表示：「我們先進的SoC設計解決方案需仰賴一套易於部署、且能有效支援全球各個設計中心的簽核工具。我們選擇PrimeTime SI是因為該解決方案乃建構於PrimeTime 既有之靜態時序分析(STA)穩定功能基礎上，並能在簡化過的設計流程中(streamlined flow)，提供完整而準確的訊號整合分析(signal integrity analysis)。」


2 l& D. i( |1 H- \PrimeTime SI是藉由先進的合成電流源(Composite Current Source，CCS)程式集模型(library models)，來擴充PrimeTime STA的既有功能及簽核環境，並結合串音延遲(crosstalk delay)及脈衝干擾 (glitch) 分析等功能。目前PrimeTime在65奈米及以下先進製程已有超過1億個instances晶片設計的例子，都能提供高準確度的靜態時序分析，並有效提高設計效能，所以PrimeTime不但是領先業界的時序簽核(timing signoff)解決方案，同時也堪作為業界標準(de-facto standard)。
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此外，PrimeTime SI還可提供一致的訊號整合及時序分析方法，能及時地分析雜訊(noise)及串音延遲(crosstalk delay)對於設計時序的影響，此方法不但較將兩者(訊號整合及時序分析)分別處理的解決方案更能提供快速的結果，同時透過單一工具更可加速設計收斂(design closure)，並針對複雜的時序及訊號整合問題快速偵錯(debugging)，提升設計者的生產力(productivity)。


新思科技設計實作事業群(Implementation Group)資深副總裁暨總經理Antun Domic表示：「在靜態時序分析(STA)與訊號整合簽核(SI signoff)此二設計議題上，先進的半導體公司大都已體認到採用可信任的設計工具的重要性，而PrimeTime SI解決方案提供簡單、一致，且經投片證明(tapeout-proven)的簽核環境，能協助設計業者大幅提升IC設計效率及生產力。」

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新思科技推出IC Validator解決方案

可大幅降低先進設計之實體驗證回覆時間(Turnaround Time)

台積電已將IC
! H; m, @/ U3 \! }7 U0 d3 B5 dValidator納入其28奈米EDA認證機制當中

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)最近發表IC Validator DRC/LVS解決方案，針對45奈米及其以下製程之先進設計(advanced design)提供與設計同步(in-design)的實體驗證(physical verification)及簽核(signoff)功能。IC Validator已被納入台積電EDA認證機制(EDA qualification program)當中，以進行28奈米製程的設計規則檢查(design rule checking, DRC)以及佈線驗證簽核(layout verification signoff, LVS)。

IC Validator乃專為先進製程節點(process node)所需的高準確度、在既有硬體上達到高使用率(utilization)與擴充性(scalability)，以及易於上手(easy-of-use)等設計需求所開發完成，以協助提升實體設計工程師的生產力。透過同步驗證、流輸出(stream-out)縮減、逐次執行的程序(incremental processing)、自動錯誤偵測及修正，以及跨多核心CPU之近線性(near-linear)的擴充性(scalability)等，IC Validator可大幅降低實體驗證所需的時間。
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台積電設計建構行銷處資深處長莊少特表示：「台積電實行嚴格的認證條件以協助確認實體驗證簽核的DRC/LVS準確度。在IC Validator研發階段，我們就已經和新思科技密切合作，而目前我們已經將它納入28奈米的EDA認證機制當中。在台積電最近一次的實體驗證EDA認證報告中即可得知，新思科技的IC Validator可以產生很好的結果。」


當前關於實體設計所採用的普遍方法是「先實作(implement)後驗證(verify)」，以至於在設計(design)和簽核(signoff)之間存在著多重反覆驗證(multiple iteration)的問題。就先進的45奈米及其以下的製程而言，如果採用「先實作後驗證」就可能會讓設計過程變得相當緩慢，而佈線修正(layout correction)一旦改變面積(area)、時序(timing)及功率(power)等設計目標(design objectives)，便可能會導致收斂(convergence)的複雜化。而與設計同步的實體驗證則能在設計階段即顯示完整的實體驗證限制(constraints)，以確保在離開設計環境後仍維持佈線的條理清晰，避免在臨近投片(tapeout)階段出現突如其來的意外。而一些特殊的錯誤以及特定的佈線面積可藉由同步驗證逐次被鎖定，進而加速整體設計的完成時間。

# S! K9 F/ r' z此外，在整體的設計過程中，IC Validator也可以自動發現及修正遭違反的設計規則。在實體驗證過程中，通常會執行一些如金屬填充(metal fill)等操作，因而誘發其他的設計改變(design change)而影響到時序收斂(timing closure)；而IC Validator如果結合Synopsys的IC Compiler解決方案使用，即可在設計階段就進行簽核品質、時序驅動(timing-driven)的金屬填充等操作，可大幅降低上述的反覆驗證的發生。
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4 ^1 W; R/ m6 c0 |. M
. E- d6 \) h0 N新思科技設計實作事業群(Implementation Group)資深副總裁暨總經理Antun Domic表示：「我們的客戶已指出先進節點(advanced nodes)對於快速DRC/LVS的需求，同時也說明對於儘早將實體驗證功能導入實作(implementation)流程的需要，因為這樣可以減少反覆驗證對投片時程(time-to-tapeout)所造成的影響。IC Validator可提供與設計同步且高準確度的實體驗證，及針對複雜設計規則(design-rule)之高效率處理技術，以協助我們的客戶大幅降低整體的實體設計周期(physical design cycle time)。」