Synopsys針對台積電設計參考流程8.0版及45奈米製程技術

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提供Galaxy設計平台、Discovery驗證平台及可製造性設計解決方案
  
8 f% K! d% p& y' y# X; [% H  f  l　全球半導體設計領導廠商新思科技(Synopsys)與台積電日前宣布，Synopsys已針對台積電的設計參考流程8.0版(Reference Flow 8.0)及45奈米製程技術，提供支援方案，包括Synopsys的Galaxy設計平台(Design Platform)、Discovery驗證平台(Verification Platform)，以及可製造性設計(Design for Manufacturing)解決方案等。
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台積電的Reference Flow 8.0提供晶片設計人員包括晶片內部變異(Intra-die Variation)統計時序分析(Statistical Timing Analysis)、DFM Hot-spot自動修正，以及全新的動態低功耗設計方法等功能。透過Synopsys的Galaxy設計平台，提供晶片設計人員高階功耗管理技術如Multi-voltage與MTCMOS Power Gating，以及一般常用的Clock Gating與Multi-threshold等技術。Reference Flow 8.0對於Dynamic Power與Leakage Power的要求，都可以達到最佳化，並提供設計人員在晶片設計過程中有關Synthesis、Physical Design與Sign-off等不同階段必要的分析。

新思科技市場策略發展副總裁Rich Goldman表示，Synopsys的設計平台已支援台積電的Reference Flow 8.0，讓晶片設計業者可以有效因應深次微米的複雜設計挑戰，而Synopsys與台積電的密切合作關係，可以讓雙方共同的客戶，不管是從RTL的設計層次到矽晶(silicon)設計，都可以獲得完整而低風險解決方案的支援。

. W/ }7 @! E4 s# G3 B) L6 S在Synopsys的Discovery驗證平台方面，它提供的高階功耗管理技術包含Multiple Power Domains、Level Shifters、Isolation Cells及Retention Memory Elements等，可以在設計過程中進行具Power-aware模擬、Formal Equivalence Checking及靜電分析(static analysis)等。

+ a2 n. w9 w( G6 g台積電設計服務行銷處副處長吳國雄表示，多年以來，Synopsys與台積電透過密切合作，一同努力因應深次微米晶片設計不同的挑戰。在45奈米製程方面，如何簡化製程、提升良率以及解決漏電(leakage)等，都是晶片設計上關鍵的考量。台積電的Reference Flow 8.0結合Synopsys的工具及平台，可以有效地因應這些挑戰。

. z& y) \/ V2 |台積電Reference Flow 8.0採用Synopsys的Galaxy Design Platform與PrimeYield所具備的設計良率分析工具組合，來因應45奈米設計的需求。例如在Implementation過程，如果想得知Productivity Gains，晶片設計人員可以使用IC Compiler所提供的Concurrent Yield最佳化解決方案，以達到Critical Area Reduction與Automated Hot-spot Fixing的要求。如果要進行分析，由於PrimeYield與Star-RCXT可支援Virtual CMP (VCMP)分析引擎(Analysis Engine)，可利用PrimeYield LCC來進行時序變數分析(Parametric Timing Analysis)及Functional Hot-spot Analysis等。

此外，Synopsys與台積公司也合作開發具Variation-aware的流程，可以協助晶片設計人員Reduce Margins、提升Design Robustness，並強化Parametric Yield。Synopsys的Variation-aware Analysis解決方案包括三部分，分別是The Composite Current Source (CCS)-based統計程式庫(statistical library)，利用Star-RCXT的VX工具所支援的Sensitivity-based Extraction，以及PrimeTimeR VX Tool的Statistical Timing Analysis技術。由於45奈米或以下更先進的設計，所遭遇的裝置(Device)或相互連接(Interconnect)等方面的變異問題也更為棘手，晶片設計業者可以援用上述的解決方案，來因應當前45奈米系統晶片(system-on-chip)設計的挑戰。

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新思科技推出IC Validator解決方案

可大幅降低先進設計之實體驗證回覆時間(Turnaround Time)

台積電已將IC
  v8 R" k5 {9 ZValidator納入其28奈米EDA認證機制當中

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)最近發表IC Validator DRC/LVS解決方案，針對45奈米及其以下製程之先進設計(advanced design)提供與設計同步(in-design)的實體驗證(physical verification)及簽核(signoff)功能。IC Validator已被納入台積電EDA認證機制(EDA qualification program)當中，以進行28奈米製程的設計規則檢查(design rule checking, DRC)以及佈線驗證簽核(layout verification signoff, LVS)。
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IC Validator乃專為先進製程節點(process node)所需的高準確度、在既有硬體上達到高使用率(utilization)與擴充性(scalability)，以及易於上手(easy-of-use)等設計需求所開發完成，以協助提升實體設計工程師的生產力。透過同步驗證、流輸出(stream-out)縮減、逐次執行的程序(incremental processing)、自動錯誤偵測及修正，以及跨多核心CPU之近線性(near-linear)的擴充性(scalability)等，IC Validator可大幅降低實體驗證所需的時間。

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台積電設計建構行銷處資深處長莊少特表示：「台積電實行嚴格的認證條件以協助確認實體驗證簽核的DRC/LVS準確度。在IC Validator研發階段，我們就已經和新思科技密切合作，而目前我們已經將它納入28奈米的EDA認證機制當中。在台積電最近一次的實體驗證EDA認證報告中即可得知，新思科技的IC Validator可以產生很好的結果。」

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當前關於實體設計所採用的普遍方法是「先實作(implement)後驗證(verify)」，以至於在設計(design)和簽核(signoff)之間存在著多重反覆驗證(multiple iteration)的問題。就先進的45奈米及其以下的製程而言，如果採用「先實作後驗證」就可能會讓設計過程變得相當緩慢，而佈線修正(layout correction)一旦改變面積(area)、時序(timing)及功率(power)等設計目標(design objectives)，便可能會導致收斂(convergence)的複雜化。而與設計同步的實體驗證則能在設計階段即顯示完整的實體驗證限制(constraints)，以確保在離開設計環境後仍維持佈線的條理清晰，避免在臨近投片(tapeout)階段出現突如其來的意外。而一些特殊的錯誤以及特定的佈線面積可藉由同步驗證逐次被鎖定，進而加速整體設計的完成時間。

此外，在整體的設計過程中，IC Validator也可以自動發現及修正遭違反的設計規則。在實體驗證過程中，通常會執行一些如金屬填充(metal fill)等操作，因而誘發其他的設計改變(design change)而影響到時序收斂(timing closure)；而IC Validator如果結合Synopsys的IC Compiler解決方案使用，即可在設計階段就進行簽核品質、時序驅動(timing-driven)的金屬填充等操作，可大幅降低上述的反覆驗證的發生。

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, p( Y2 \( L/ v0 ^" V+ q新思科技設計實作事業群(Implementation Group)資深副總裁暨總經理Antun Domic表示：「我們的客戶已指出先進節點(advanced nodes)對於快速DRC/LVS的需求，同時也說明對於儘早將實體驗證功能導入實作(implementation)流程的需要，因為這樣可以減少反覆驗證對投片時程(time-to-tapeout)所造成的影響。IC Validator可提供與設計同步且高準確度的實體驗證，及針對複雜設計規則(design-rule)之高效率處理技術，以協助我們的客戶大幅降低整體的實體設計周期(physical design cycle time)。」
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聯發科技採用新思科技PrimeTime SI解決方案

以提升時序分析及訊號整合簽核

同時提供靜態時序(Static Timing)及訊號整合分析(SI Analysis)之整合型解決方案

提高設計效能(performance)及簽核準確性(signoff accuracy)

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys Inc.)今日宣布，無線通訊及數位媒體等領域之IC設計領導廠商
& C. g& I& R. S# i3 x-- 聯發科技(MediaTek Inc.)已採用新思科技PrimeTime® SI解決方案，以提高靜態時序分析(Static timing analysis，STA) 以及訊號整合簽核(Signal integrity signoff)的效能。聯發科技在其65奈米及以下製程技術之先進SoC設計中，選擇採用PrimeTime SI解決方案來簡化(streamline)其簽核流程(signoff flow)。

3 U6 S% W! }# C# I( D為了整合位於全球各地的設計中心之簽核工具，聯發科技經過縝密評估後決定採用新思科技的解決方案，其原因在於PrimeTime SI具備簡單且易於廣泛佈署的流程(simple, widely deployable flow)，並能在執行HSPICE®模擬(simulation)時，達到高效能及誤差5%以內的高準確性。
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聯發科技表示：「我們先進的SoC設計解決方案需仰賴一套易於部署、且能有效支援全球各個設計中心的簽核工具。我們選擇PrimeTime SI是因為該解決方案乃建構於PrimeTime 既有之靜態時序分析(STA)穩定功能基礎上，並能在簡化過的設計流程中(streamlined flow)，提供完整而準確的訊號整合分析(signal integrity analysis)。」
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PrimeTime SI是藉由先進的合成電流源(Composite Current Source，CCS)程式集模型(library models)，來擴充PrimeTime STA的既有功能及簽核環境，並結合串音延遲(crosstalk delay)及脈衝干擾 (glitch) 分析等功能。目前PrimeTime在65奈米及以下先進製程已有超過1億個instances晶片設計的例子，都能提供高準確度的靜態時序分析，並有效提高設計效能，所以PrimeTime不但是領先業界的時序簽核(timing signoff)解決方案，同時也堪作為業界標準(de-facto standard)。

此外，PrimeTime SI還可提供一致的訊號整合及時序分析方法，能及時地分析雜訊(noise)及串音延遲(crosstalk delay)對於設計時序的影響，此方法不但較將兩者(訊號整合及時序分析)分別處理的解決方案更能提供快速的結果，同時透過單一工具更可加速設計收斂(design closure)，並針對複雜的時序及訊號整合問題快速偵錯(debugging)，提升設計者的生產力(productivity)。
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新思科技設計實作事業群(Implementation Group)資深副總裁暨總經理Antun Domic表示：「在靜態時序分析(STA)與訊號整合簽核(SI signoff)此二設計議題上，先進的半導體公司大都已體認到採用可信任的設計工具的重要性，而PrimeTime SI解決方案提供簡單、一致，且經投片證明(tapeout-proven)的簽核環境，能協助設計業者大幅提升IC設計效率及生產力。」
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以有效因應客製數位、類比、記憶體設計的驗證挑戰 並利用內建設計規則核對(Native Design Rule Checking)強化生產力
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(2009年4月10日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技 (Synopsys)今日推出CustomSim™ 電路模擬解決方案，將同等級中最佳的模擬技術NanoSim®、HSIM® 和XA整合成單一的電路模擬解決方案，並且結合了多核心功能，將大規模類比混合訊號的效能提升至四倍；CustomSim解決方案並將內建電路檢查(native circuit checking)導入類比混合訊號(AMS)設計領域中，成為該公司的Discovery™ 2009 驗證平台之延伸解決方案。

隨著電腦運算、消費者及行動應用的需求增加，如何將錯縱複雜的數位和類比功能以及記憶體整合在單一晶片中，也顯得更加重要。為了驗證這些AMS設計，工程師需要一個整合的電路模擬解決方案(unified circuit simulation solution)，來有效驗證包括客製數位、類比和記憶體等不同等級的電路，這類的設計工具也必須具備提供性能和準確性的能力，藉以有效的模擬那些結合數控類比功能(digitally-controlled analog functions)的新興設計，像是RF 收發器、 PLLs和 Sigma Delta Converters等；CustomSim 解決方案採用當前業界最佳的模擬引擎，藉由Direct Kernel Integration與 Synopsys’ VCS® 模擬器結合，有效滿足全晶片驗證需求；該解決方案提供整合型的AMS驗證環境，利用一組共通的輸入、輸出、裝置模型和除錯模式，大幅簡化了使用方法。

: t/ \9 G4 R/ A# ^. d; KAdvasense 研發部門副總裁Erez Sperling表示，「我們所生產的進階版 CMOS圖像感應器設計，需運用大量的類比和數位內容，由於傳統協同模擬解決方案常因為容量和性能的限制，導致這些內容無法被驗證， 但CustomSim 卻可以加速電晶體級(transistor-level)的模擬速度，其速度較我們前一個模擬器快速10倍以上；此外，它也藉由Direct Kernel Integration 與VCS的整合，更快速且準確的驗證我們的設計。」

/ O3 L4 Y3 S; w# N& C6 h壓縮幾何模式(Shrinking geometries)及錯綜複雜的功率管理技術，增加了電晶體和電路安全操作範圍的限制，設計者因為必須手動驗證這些電子規則，而讓其生產力大受影響， 譬如，設計者無法單靠模擬確保每一個區塊，是否被浮動匣和直流電洩露通道(DC leakage paths)的洩漏功率影響， 但CustomSim卻提供了完整的電路模擬解決方案，包括了靜態和動態的內建設計核對(native design checks)，來迅速驗證並確保電子規則及功率管理的成效，增加設計者的產值和效率。
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! E3 s& ]' I2 YTranSwitch 混合訊號部門經理Genady Veytsman表示：「TranSwitch 研發的混合訊號半導體裝置和IP核心，包括 HDMI、DisplayPort、Ethernet 1000/100/10 和CX4/LX4 等等技術都相當的複雜，而新思科技的 CustomSim是唯一可以有效的驗證我們所有設計的整合型電晶體級驗證解決方案。」
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新思科技資深副總裁暨類比混合訊號事業群(Analog/Mixed-Signal Group)總經理Paul Lo表示：「CustomSim解決方案是電路模擬技術發展中一項劃時代的產品，因為它有效整合我們同等級中最佳的電路模擬引擎，而CustomSim提供的完善AMS驗證解決方案，包括進階的設計法則檢驗(design rule checking)、可靠度分析(reliability analysis)和核心引擎效能(core engine performance)，可協助設計者面對最困難的AMS驗證挑戰。」

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(2009年 4月10日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日發表全新的多核心技術 (multicore technology)：VCS功能驗證解決方案，為新思科技Discovery™驗證平台的關鍵元件之一。VCS多核心技術採用多核心CPU的功率，提供了快達兩倍速度(2x)的驗證性能，這款新的技術藉著在多核心中分散耗時的活動，突破性能和驗證速度的瓶頸；該技術也結合了業界領先的Native Testbench (NTB)編譯裝置的平行運算來增加速度，以符合大規模設計的驗證性能需求，這項解決方案可協助驗證團隊克服越來越複雜的設計驗證挑戰，達到一次就完成矽晶設計(first-pass silicon success)的目標。
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5 k0 ?+ s7 x7 F! PAMD專家驗證中心主席Paul Tobin表示：「我們持續從創新且優質化的VCS解決方案中獲益。當我們的工程師在多核心運算的環境中，追求設計性能、功率等都可達最佳平衡狀態時，我們的驗證團隊也同時藉著VCS多核心技術的協助，來加速驗證這些錯綜複雜的四核心(Quad-Core) AMD Opteron處理器的設計。」

4 R" \) X, M- K6 ~' v應用程式和設計的平行處理
當前比較先進的驗證如隨機制約的測試平台、電路特性驗證和驗證達成率技術等都是採用SystemVerilog程式語言，而新思科技首創的NTB最佳化，在單核心的CPU中藉由結合內建編譯的技術，提供了五倍快的性能，有了這些全新的多核心技術，VCS解決方案能在多核心CPU中運作，並且平行處理所有的驗證環境，將性能發揮至最大，包括受測試的設計和驗證應用程式，像是測試平台、電路特性驗證、驗證達成率和除錯等。設計階層的平行處理 (Design-level parallelism，DLP) 讓使用者可以在一個核心中同時模擬多個例證，或是一個大規模設計的數個分區，同時也能讓兩者並行；應用階層的平行處理(Application-level parallelism，ALP) 則讓使用者能夠在多核心中同時運作測試平台、電路特性驗證、驗證達成率和除錯；而設計階層的平行處理 (DLP) 和應用階層的平行處理(ALP)兩者的結合，將能使VCS在多核心CPU上的執行效能達成最佳化。

新思科技資深副總裁暨驗證部門總經理Manoj Gandhi表示：「新思科技持續研發並提供創新的最佳解決方案，將性能不斷提升。VCS多核心技術是建立在已經非常成功的Roadrunner、Radiant和Native Testbench的最佳化上，可符合日益複雜的驗證需求，並為新思科技未來的多核心運算平台相關技術的開發，奠定穩固的基礎。」
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產品上市訊息
這款全新多核心技術-VCS功能驗證解決方案，現在已經推出Beta版本，預計在2009第三季生產。

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新思科技致力於功能驗證創新技術的開發，自2003年起即提供SystemVerilog-based的電路特性驗證檢查(assertion checking)，現在VCS使用者可以選擇使用客製設計或是使用 VCS Assertion IP中的標準協定，像是OCP、AXI、USB和PCI來檢查他們的設計；而藉由CustomSim的推出,，新思科技則將內建設計檢查(native design checking)擴展至AMS的驗證領域，它包含有詳細的靜態與動態電路檢查，像是省電模式浮動閘門(power-down floating gates)、 缺失層級移位器(missing level shifters)、閘極氧化層擊穿(gate oxide breakdown) 和正向偏壓二極體(forward-biased bulk diodes)等； CustomSim 讓工程師在投片(tapeout)前就能快速的辨別設計錯誤，避免成本昂貴的矽晶重新設計。
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新思科技產品行銷副總裁Bijan Kiani表示：「隨著系統單晶片設計(system-on-chip designs)越來越複雜及多樣化，設計業者需要更有效的整合型驗證解決方案。Discovery 2009的功能是以近十年來的驗證技術為基礎， 並擁有整合電路模擬、多核心效能、內建設計核對，以及完善的低耗能驗證功能等，它不僅提供前所未有的效能，也將帶給客戶更高的生產力及更快速的驗證收斂。」
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! n; j; {+ v6 h% I& rDiscovery驗證平台
Discovery驗證平台整合了AMS和功能驗證解決方案，它有著同類產品中最佳的技術，可以提供高效能及因設計而異的高適應性(scalability)，包括混合的硬體描述語言(mixed-HDL)及AMS模擬、除錯、內建設計核對(native design checks)、電路特性驗證(assertions)、低功耗驗證、驗證IP、測試碼(code)和功能覆蓋、測試平台自動化(testbench automation)和功能比對分析(formal analysis)等。Discovery平台結合了業界標準的硬體設計和驗證語言的支援，包括SystemVerilog、Verilog、Verilog-AMS、VHDL、SystemC™、 OpenVera® language、UPF、 VMM methodology和相關的VMM應用程式，讓驗證工程師在執行進階的AMS和數位設計中，能夠確保高效能的生產力，並且更迅速的完成驗證收斂時程，以達到能夠一次即能達成矽晶成功(first-time silicon success)的目標。Discovery是新思科技中的驗證解決方案中重要的一環，該解決方案可說是當前業界最完善的一套軟體，它所提供的軟體開發(software development)、系統確認(system validation)、功能驗證和電路模擬軟體、硬體、IP、方法學和服務等，為錯綜複雜的系統單晶片設計提供完整的解決方案。

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新思科技(Synopsys)推出新一代設計驗證(verification)解決方案-        Discovery 2009
/ ^7 ~7 H' R" |; @  U其中平台包含全新多核心模擬技術、內建設計核對(native design checks)及完善的低功耗驗證功能

(2009年 4月10日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日發表新一代的Discovery™ 驗證平台 (Discovery™ Verification Platform )，該平台是ㄧ個提供類比混合訊號(analog/mixed-signal)及數位(digital)設計的整合型驗證解決方案，並包含新的多核心模擬技術(multicore simulation technologies)、內建設計核對(native design checks)，及完善的低功耗驗證功能(low power verification capabilities)。其中，多核心模擬技術結合了 VCS® 功能驗證及CustomSim™ 整合電路模擬解決方案(unified circuit simulation solutions)，此二者為Discovery平台的主要元件，而該平台相較於前一個版本的解決方案，提高了四倍的驗證速度。有了Discovery 2009，驗證工程師將可以在類比混合訊號(AMS)及數位設計中，獲得顯著的產能提升及快速的驗證收斂(verification closure)。
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新思科技從2008年3月起即推動多核心相關的設計驗證技術，在所屬的驗證、實作(implementation)及製造(manufacturing)等平台中，整合進階的平行處理(parallel)、多執行緒(threaded)之最佳化的運算技術來縮短設計時程。VCS多核心技術突破了早期的驗證瓶頸，這些瓶頸來自於平行處理任務中的互動模擬和長時間的測試，像是出現在多重核心處理器裡的模擬、 覆蓋率(coverage)、 電路特性驗證(assertions)及除錯(debug)等，可較前一代的工具提升2倍速度的驗證效能。而新一代的CustomSim整合電路模擬解決方案，則整合了最佳性能的電路模擬技術，以及最新的多核心功能於單一的驗證解決方案中，為大規模的類比和混合訊號電路設計，提升了高達4倍的效能。

7 G3 J4 f( b, ~$ YDiscovery 2009同時還提供全面性的低功耗驗證功能，其範圍涵蓋從暫存器級(RTL)到電晶體層(transistor level)之多重層級的各個抽象層(multiple levels of abstraction)。根據低功耗驗證方法手冊(Verification Methodology Manual for Low Power , VMM-LP)，VCS結合MVSIM，將可提供準確的電壓感知(voltage aware)暫存器級(RTL)和邏輯閘層次模擬(gate-level simulation)、電路特性自動驗證(automated assertions)和全面性的驗證覆蓋(verification coverage)。CustomSim 則可在電晶體層(transistor level)中驗證複雜的功率管理設計，處理壓降(IR drop)、電子漂移(electromigration) 和靜態漏電(standby leakage)等問題，對整合電路的可靠度和性能有著決定性的影響。

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新思科技推出新一代設計實作平台Lynx Design System

其生產就緒(Production-Ready)之設計環境可加速晶片開發時程並降低風險

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2 v' O9 w' F9 {6 L/ t/ o0 [7 \ (2009年3月17日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技 (Synopsys)今日推出Lynx Design System ，該系統乃針對晶片設計實作(implementing chips)提供業界最全面性且高度自動化的設計環境。Lynx Design System結合了經生產驗證(production-proven)之RTL-to-GDSII 設計流程及強化生產力之功能，不但能加速晶片開發，同時亦降低新製程節點(process nodes)中所遭遇的設計風險，可有效符合各種不同規模晶片設計公司的需求。Lynx同時具備開放性架構的可配置(configurable)功能，能立即結合第三方技術的支援(third-party technology)，它並具有預先建立的作業流程、工具設置以及預先驗證(pre-validated)的技術資料，並匯集來自新思科技、晶圓代工廠和其他IP合作夥伴的多方支援，因此Lynx Design System能在一周之內即設置完成並進行完整運作。
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新思科技董事長暨執行長Aart de Geus表示: 「Lynx 可有效符合當前設計上兩項重要的需求: 其一是以更有效率且不犧牲設計結果品質的方法，來完成晶片設計；其二是透過系統化設計流程的管理，來降低設計成本。而面對當前大環境經濟的壓力，Lynx也提供管理階層一套具隨選功能(on-demand)的儀表板控制(dashboard)功能，以有效掌握設計進度及監測潛在的時程問題。」

' ?' d/ ^- l4 R  T6 M$ C, [" cARM全球設計技術總監John Goodenough表示：「長久以來企業必須將龐大的資源投注於預先驗證的設計流程，及針對特定製程或技術節點的程式庫(libraries)上。透過與新思科技的密切合作，我們致力於提供一個可有效整合晶圓代工的實體IP平台(foundry-ready physical IP platform)，而Lynx與ARM處理器解決方案的緊密結合即是此最佳化解決方案的呈現，它可有效加速產品上市時程，並兼顧設計的效能。」
Lynx Design System包含四大核心功能：
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全晶片生產流程 (Full-chip production flow)
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! r, T* n0 ~4 T! U+ U晶圓代工就緒系統 (Foundry-Ready system)
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9 z) i; k! i) `4 u  I6 n2 F/ v8 N; A$ t執行時間管理 (Runtime manager)
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管理瀏覽介面 (Management cockpit)
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$ k1 J- w' z1 o- S# ]% w全晶片生產流程
3 j2 ?$ Z+ r8 d* W4 M  m" q1 qLynx Design System是一全面性整合且具彈性的RTL-to-GDSII設計流程，且已經由100多家客戶所投片(tape-outs) 驗證。Lynx納入針對65至40奈米設計之最先進方法論(methodologies)，其中包含了強大的低功耗(low power)技術如多角多模(multi-corner multi-mode ，MCMM)、狀態保留電源控制(state-retention power gating ，SRPG)、動態電壓頻率縮放(dynamic voltage frequency scaling ，DVFS)以及針對管理大宗及複雜設計的同步層階設計(concurrent hierarchical design)。Lynx能自行啟動流程配置及執行以改善生產效能；此外，Lynx中還內建有ARM及新思科技實作參考方法論(implementation Reference Methodologies ，iRM)中的最佳設計實務案例，並使用能讓ARM處理器達到最佳化的ARM實體IP。該實作參考方法論能協助簡化流程，讓ARM處理器與設計開發者所選取的技術節點能夠互相配合，以達到強化效能及節能的目的。

0 W0 J; Q. n' i6 r, F6 }+ K8 tOticon A/S乃全球最具創新能力的助聽器製造商之一，其產品研發團隊平台總監Mogens Balsby表示：「Lynx中包含了預先測試的流程，能降低在新製程節點移轉中所發生的風險，讓我們的設計工程師能更專注在設計開發上。我們對於Lynx的易於安裝感到印象深刻，而其功能面的廣度讓我們能夠以更經濟且快速的方式來執行專案。」

晶圓代工就緒系統
% D' L5 h& w) D6 {6 SIC設計團隊所面臨的挑戰之一就是從不同的資料來源中，去定義所匯入的技術資料及IP，而Lynx中的晶圓代工就緒系統，可藉由預先驗證技術檔案夾及程式庫，加速晶片設計實作(chip’s implementation)階段的開始。此外，為加速實作過程(implementation)，硬式IP檢查器(hard IP checker)透過執行與其他設計IP的獨立或互通測試，便能協助設計者快速驗證所匯入的IP。這個專為特定代工製程節點及程式庫所設計的晶圓代工就緒系統，同時也包含針對可製造性因素如金屬填充密度(metal fill density)及晶片時序變化(on-chip timing variation)等特定流程檢測，以及重要的初始值設定(default settings)等。這些功能都將協助強化在進入晶圓代工前的晶片設計品質，同時也能讓製造就緒(manufacturing-ready)的晶片設計更容易完成。
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執行時間管理
4 e+ q" z$ b" V4 F% Z6 Z# PLynx還包含了執行時間管理，能自行啟動設計流程中可配置(configuration)及執行(execution)功能，用以提升設計者的生產力(productivity)。它採用的是圖型操作介面(GUI)應用，除了容易設定外，也能協助設計過程的變數驗證，同時採直覺式拖放介面(intuitive drag-and-drop interface)供開發及修正流程使用。執行時間管理功能讓設計者可藉由該螢幕報告每個設計步驟的狀態，輕易地在流程中進行除錯的能力，並在設計的當下可以同時監控一至多個設計組塊(design block)；此外，也可利用群組模式(batch mode)自動建立一個設計組塊或是整個晶片。

, H: q9 I9 A" C) O管理瀏覽介面
( @, n; x* j3 W: M7 e3 I5 O$ m另一項Lynx Design System的主要特色就是在設計專案執行時提供獨特的顯示功能。Lynx的管理瀏覽介面可在設計過程中連結並自動擷取重要的資料，同時它也具備直覺式圖型操作介面工具，可針對某特定目標的即時設計狀態製作客製化報告。有超過50個與設計相關的特性(如時程timing、利用度utilization、時脈偏移clock skew、漏電流控制leakage power及偵錯率fault coverage)及系統資源(如執行時間run time、CPU和記憶體使用率memory usage)相關的度量(metric)，都被設定在設計組塊及晶片層級中，而使用者亦可自行將自己設定的度量加入到流程中。在設計專案統計資料中加入直接顯示功能，以及從任何網路瀏覽器獲取當前相關資料，不但能協助不同階層的管理者預測設計時程何時結束，同時也能促進專案中的決策進行，達到人力及電腦資源使用的最佳效益。

- ^0 C2 |6 G; [' _維布洛科技(Wipro Technologies) 首席顧問Sujeeth Joseph表示：「Lynx所支援的自動化及平行處理(parallelism)功能，協助我們的實體設計師以更有效率的方式在設計流程中取得設計組塊。而圖型操作介面的執行時間管理功能，則讓設計過程中的監測與設計除錯更容易。此外，在IC設計之初就能利用預先測試的程式庫及晶圓代工資料，協助加速時程進行並降低風險。」
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8 C4 l! ~- x- P5 z; s# J新思科技的Lynx Design System目前已經上市。

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新思科技推出新一代設計實作平台Lynx Design System

其生產就緒(Production-Ready)之設計環境可加速晶片開發時程並降低風險

4 X* z# F2 a& T (2009年3月17日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技 (Synopsys)今日推出Lynx Design System ，該系統乃針對晶片設計實作(implementing chips)提供業界最全面性且高度自動化的設計環境。Lynx Design System結合了經生產驗證(production-proven)之RTL-to-GDSII 設計流程及強化生產力之功能，不但能加速晶片開發，同時亦降低新製程節點(process nodes)中所遭遇的設計風險，可有效符合各種不同規模晶片設計公司的需求。Lynx同時具備開放性架構的可配置(configurable)功能，能立即結合第三方技術的支援(third-party technology)，它並具有預先建立的作業流程、工具設置以及預先驗證(pre-validated)的技術資料，並匯集來自新思科技、晶圓代工廠和其他IP合作夥伴的多方支援，因此Lynx Design System能在一周之內即設置完成並進行完整運作。
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新思科技董事長暨執行長Aart de Geus表示: 「Lynx 可有效符合當前設計上兩項重要的需求: 其一是以更有效率且不犧牲設計結果品質的方法，來完成晶片設計；其二是透過系統化設計流程的管理，來降低設計成本。而面對當前大環境經濟的壓力，Lynx也提供管理階層一套具隨選功能(on-demand)的儀表板控制(dashboard)功能，以有效掌握設計進度及監測潛在的時程問題。」

ARM全球設計技術總監John Goodenough表示：「長久以來企業必須將龐大的資源投注於預先驗證的設計流程，及針對特定製程或技術節點的程式庫(libraries)上。透過與新思科技的密切合作，我們致力於提供一個可有效整合晶圓代工的實體IP平台(foundry-ready physical IP platform)，而Lynx與ARM處理器解決方案的緊密結合即是此最佳化解決方案的呈現，它可有效加速產品上市時程，並兼顧設計的效能。」
Lynx Design System包含四大核心功能：
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/ A* q3 P5 P! s全晶片生產流程 (Full-chip production flow)
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晶圓代工就緒系統 (Foundry-Ready system)
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執行時間管理 (Runtime manager)
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管理瀏覽介面 (Management cockpit)
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全晶片生產流程
7 e& `* }7 W- g7 c8 z0 N* u. HLynx Design System是一全面性整合且具彈性的RTL-to-GDSII設計流程，且已經由100多家客戶所投片(tape-outs) 驗證。Lynx納入針對65至40奈米設計之最先進方法論(methodologies)，其中包含了強大的低功耗(low power)技術如多角多模(multi-corner multi-mode ，MCMM)、狀態保留電源控制(state-retention power gating ，SRPG)、動態電壓頻率縮放(dynamic voltage frequency scaling ，DVFS)以及針對管理大宗及複雜設計的同步層階設計(concurrent hierarchical design)。Lynx能自行啟動流程配置及執行以改善生產效能；此外，Lynx中還內建有ARM及新思科技實作參考方法論(implementation Reference Methodologies ，iRM)中的最佳設計實務案例，並使用能讓ARM處理器達到最佳化的ARM實體IP。該實作參考方法論能協助簡化流程，讓ARM處理器與設計開發者所選取的技術節點能夠互相配合，以達到強化效能及節能的目的。
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Oticon A/S乃全球最具創新能力的助聽器製造商之一，其產品研發團隊平台總監Mogens Balsby表示：「Lynx中包含了預先測試的流程，能降低在新製程節點移轉中所發生的風險，讓我們的設計工程師能更專注在設計開發上。我們對於Lynx的易於安裝感到印象深刻，而其功能面的廣度讓我們能夠以更經濟且快速的方式來執行專案。」

晶圓代工就緒系統
IC設計團隊所面臨的挑戰之一就是從不同的資料來源中，去定義所匯入的技術資料及IP，而Lynx中的晶圓代工就緒系統，可藉由預先驗證技術檔案夾及程式庫，加速晶片設計實作(chip’s implementation)階段的開始。此外，為加速實作過程(implementation)，硬式IP檢查器(hard IP checker)透過執行與其他設計IP的獨立或互通測試，便能協助設計者快速驗證所匯入的IP。這個專為特定代工製程節點及程式庫所設計的晶圓代工就緒系統，同時也包含針對可製造性因素如金屬填充密度(metal fill density)及晶片時序變化(on-chip timing variation)等特定流程檢測，以及重要的初始值設定(default settings)等。這些功能都將協助強化在進入晶圓代工前的晶片設計品質，同時也能讓製造就緒(manufacturing-ready)的晶片設計更容易完成。

執行時間管理
Lynx還包含了執行時間管理，能自行啟動設計流程中可配置(configuration)及執行(execution)功能，用以提升設計者的生產力(productivity)。它採用的是圖型操作介面(GUI)應用，除了容易設定外，也能協助設計過程的變數驗證，同時採直覺式拖放介面(intuitive drag-and-drop interface)供開發及修正流程使用。執行時間管理功能讓設計者可藉由該螢幕報告每個設計步驟的狀態，輕易地在流程中進行除錯的能力，並在設計的當下可以同時監控一至多個設計組塊(design block)；此外，也可利用群組模式(batch mode)自動建立一個設計組塊或是整個晶片。
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. i1 }. v5 T; x# L& o& ]管理瀏覽介面
- V1 Y( H  @) Z2 o* c8 ]另一項Lynx Design System的主要特色就是在設計專案執行時提供獨特的顯示功能。Lynx的管理瀏覽介面可在設計過程中連結並自動擷取重要的資料，同時它也具備直覺式圖型操作介面工具，可針對某特定目標的即時設計狀態製作客製化報告。有超過50個與設計相關的特性(如時程timing、利用度utilization、時脈偏移clock skew、漏電流控制leakage power及偵錯率fault coverage)及系統資源(如執行時間run time、CPU和記憶體使用率memory usage)相關的度量(metric)，都被設定在設計組塊及晶片層級中，而使用者亦可自行將自己設定的度量加入到流程中。在設計專案統計資料中加入直接顯示功能，以及從任何網路瀏覽器獲取當前相關資料，不但能協助不同階層的管理者預測設計時程何時結束，同時也能促進專案中的決策進行，達到人力及電腦資源使用的最佳效益。
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維布洛科技(Wipro Technologies) 首席顧問Sujeeth Joseph表示：「Lynx所支援的自動化及平行處理(parallelism)功能，協助我們的實體設計師以更有效率的方式在設計流程中取得設計組塊。而圖型操作介面的執行時間管理功能，則讓設計過程中的監測與設計除錯更容易。此外，在IC設計之初就能利用預先測試的程式庫及晶圓代工資料，協助加速時程進行並降低風險。」

新思科技的Lynx Design System目前已經上市。

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新思等公司合作推出業界第一本低功耗驗證方法手冊

匯集超過30多家企業之最佳實務案例可有效協助設計工程師加速低功耗設計的驗證工作

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(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣布，業界第一本低功耗驗證方法手冊(VMM-LP，Verification Methodology Manual for Low Power)已正式上市，該手冊是由新思科技(Synopsys)、安謀國際(ARM)及瑞薩科技(Renesas Technology)三家公司合作完成，是第一套針對低功耗設計之驗證(verification)且經過實務證明的方法論，其中匯集來自30多家企業專家的驗證及IP經驗，並包含眾多業界採用後之實務案例，可有效協助設計工程師加速低功耗設計的驗證工作。
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三星電子(Samsung Electronics)資深低功耗驗證工程師Jianfeng Liu表示：「驗證低功耗設計對於目前的驗證工程師而言是一項重大挑戰，因為多數的工程師在低功耗的概念上尚未獲得紮實的訓練。這本低功耗驗證方法手冊的上市就像及時雨，提供一切在低功耗驗證上所需的重要資源，以及相關細節規則(rules)和指導方針(guidelines)。」

凌陽科技(Sunplus Technology)家庭平台事業群處長楊穎智表示，就當前行動應用(mobile applications)所需的系統晶片(SoC)來說，功耗是設計成功與否最關鍵的影響因素之一，因此為了能在晶片設計時一次即成功(first-pass silicon success)，如何有效地驗證低功耗的各項功能就變得非常重要，而這本低功耗驗證方法手冊提供了廣泛且可靠的技術說明，可協助簡化及加速驗證功耗管理(power-managed)設計所面對的各種複雜任務。
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低功耗設計技術愈來愈複雜，而其驗證複雜度也更具挑戰，因此對於如何建立可被充分了解(well-understood)、健全(robust)及可重複使用(reusable)的驗證環境也就更顯得重要，低功耗驗證方法手冊記錄了一般常見造成低功耗錯誤程式的原因，為低功耗驗證提供規則和指導方針，並詳載SystemVerilog基礎程式庫(SystemVerilog base class library)以協助可重複使用之驗證環境的建造，同時還提供電路特性驗證(assertions)及驗證達成率技術(coverage techniques)等，以協助設計工程師達成各種功耗設計目標，及確保一次成功的晶片設計(first-pass silicon success)需求。
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% i( k% d& n% H1 Q5 q  I. \7 S希捷科技(Seagate Technology)SOC功耗設計師David Wheelock表示：「要開發一個具功耗控制的設計不能只是符合紙上理論而已，它更需要具體可行的依據。不管是針對低功耗系統的設計或是驗證，此低功耗驗證方法手冊對於容易犯的錯誤以及各種實際狀況，都提供了一套清楚的見解與說明。這本實用的手冊還附有關於設計及驗證問題的具體實例，其規則及建議將協助整個電子產業邁向更環保的未來。」

海思半導體(HiSilicon) K3 LP部門表示：「低功耗驗證是低功耗設計所面臨的主要挑戰，而低功耗驗證方法手冊提供來自業界專家的最佳實務案例，協助建立一個針對低功耗的重複使用驗證環境。它能協助搜尋錯誤的低功耗設計，並在設計初期就能及早發現錯誤，不需等到晶片完成之後，可大幅節省光罩(mask)成本及設計除錯(debug)所需的時間。」
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在低功耗驗證方法手冊中所闡述的方法論，能協助驗證團隊利用電路特性驗證(assertions)獲得驗證達成率的收斂(coverage closure)以及確切指出錯誤程式。它能透過具電壓偵測功能之靜態驗證工具(voltage-aware static)以及動態驗證工具如具備VCS®模擬器的MVSIM以及MVRC等進行實作，而這些工具都是新思科技Eclypse™低功耗解決方案中的一環。這些工具也可以協助檢查在低功耗驗證方法手冊一書中所提到的與低功耗設計相關的規則(rules)，進而建立一更具結構性以及可重複使用的驗證環境。

+ Z5 l0 P* b. d$ c$ E" {, i9 ]+ U半導體科技學術研究中心(Semiconductor Technology Academic Research Center)研發一部副總裁暨總經理Nobuyuki Nishiguchi表示：「我們看到低功耗設計在日本的普遍應用，同時也觀察到對於複雜驗證方法的強烈需求。低功耗驗證方法手冊的推出正可以滿足當前市場的需求，它完整且簡潔的說明低功耗驗證所涉及的各個層面，這本書涵蓋了對於低功耗設計驗證所需的內容，幫助工程師在一開始就進入正確的設計方向。」
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捷碼科技(Magma Design Automation)產品開發副總裁Ed Huijbregts博士表示: 「低功耗的需求可說為整個半導體產業帶來範例移轉(paradigm shift)，但因為欠缺一個開放、經過編纂且詳實記錄的方法論，使得正確以及綜合性的低功耗設計驗證困難重重，也因此代表著生產力的耗損。然而透過完整的方法學和指南式的入門導引，低功耗驗證方法手冊為低功耗設計的成功驗證提供了一個清楚的藍圖。」

8 ^3 U; a. u: z! \4 I! M: m5 l關於低功耗驗證方法手冊
這本低功耗驗證方法手冊的作者包括新思科技研發總監Srikanth Jadcherla (他是前ArchPro Design Automation的創辦人，該公司已於2007年為新思科技所併購)、任職於新思科技同時也是驗證協會網站(Verification Guild web site)的主持人Janick Bergeron、瑞薩科技設計技術部總工程師Yoshio Inoue，以及任職於安謀國際、同時也是低功耗方法手冊(Low Power Methodology Manual)的作者之一David Flynn。
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! H; b9 q0 X: a: C這本低功耗驗證方法手冊清楚定義出健全及可衡量的驗證架構，協助低功耗設計的快速建立及完整驗證。該方法論詳實說明一切與功耗管理功能相關的功能性驗證，包括靜態驗證與動態驗證、設計驗證技術(design-for-verification techniques)，以及為了達到快速驗證收斂(verification closure)所需的電路特性驗證(assertions)的使用以及驗證達成率的度量(coverage metrics)等。
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低功耗驗證方法手冊目前透過VMM Central網站(www.vmmcentral.org/vmmlp)販售；此外也可以透過VMM Central網站下載PDF電子版本，同時可藉由線上註冊以取得SystemVerilog基礎類別相關原始碼的提供通知。
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[ 本帖最後由 heavy91 於 2009-3-6 03:38 PM 編輯 ]

chip123

積電推Foundry 2.0 晶圓代工走入歷史？
9 W. f+ m# P- L: ^) v7 C( j7 ^# ADIGITIMES/ 宋丁儀       2008/04/21  

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隨著進入先進製程技術，台積電在晶圓代工領域市場佔有率愈來愈高，未來台積電更將扮演「贏者全拿」角色，主宰晶圓代工標準與技術平台制訂，據了解，台積電內部正積極研擬全新平台，未來可望取代傳統「晶圓代工」，外界已將它形容為「Foundry 2.0」！未來台積電可望透過此平台，將其技術廣泛與同業合作並在競爭中獨占鰲頭，成為Foundry界制定標準的英特爾(Intel)！
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Foundry(晶圓代工或晶圓專工)一詞已風行數10年，造就無數無晶圓廠IC設計公司崛起與茁壯，過去這樣的營運模式也被台積電董事長張忠謀稱為「營運模式上的創新」(business model innovation)，對於整個以整合晶圓廠(IDM)為主的半導體產業結構，具有重大轉型意義。此種創新模式如今即將走入歷史？台積電擬創發Foundry 2.0，將重新賦予Foundry全新的詮釋與意義，唯台積電尚未正式對外宣布證實...

jiming

最新推出的設計流程簡化了低功耗片上系統 (SOC) 的開發和測試過程

    加州芒廷維尤和上海2月26日電 /新華美通/ -- 為全球半導體設計和製造提供軟體和知識產權的主導企業新思科技 (Nasdaq：SNPS) 和世界領先的整合電路晶片代工公司之一，中芯國際整合電路製造有限公司（“SMIC”，紐約證券交易所：SMI，香港聯合交易所：0981）今日宣布，共同推出一個支援層次化設計及多電壓設計的增強型90納米 RTL-to-DSII 參考設計流程。該流程受益於目前最先進的邏輯綜合、可測性設計 (DFT) 和可製造性設計 (DFM) 技術，其主要特性包括：Design CompilerTM Ultra 產品的拓撲綜合 topographical synthesis) 技術、DFT MAX 產品的掃描壓縮技術以及 ICCompiler 佈局與布線 (place-and-route) 產品的關鍵區域分析 (Critical Area Analysis) 技術。這些技術的完美融合有助於降低片上系統 (SoCs) 的實施和測試成本。

    中芯國際設計服務資深院士 Paul Ouyang 表示：“為了增強我們的90納米參考流程，我們與新思科技進行了緊密合作。最新的設計迭代過程建立在上述流程的低功耗、DFT 和 DFM 特性的基礎之上。新的流程可以減少綜合迭代次數並降低測試成本，讓我們的用戶能夠大幅度降低成本和設計風險。”
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    增強型參考設計流程3.2版以中芯國際的90納米工藝和新思科技的 Pilot 設計環境為基礎，目前已使用專為中芯國際90納米工藝開發的 ARM(R) 低功耗設計套件在新思科技的 Galaxy(TM) 設計基台上進行了驗證。該參考流程採用了 Design Compiler Ultra 的拓撲綜合 (topographical synthesis) 技術，該技術在綜合階段就可以精確預測佈局後的時序、功耗和面積，進而減少邏輯綜合和佈局之間的迭代設計時間。用於低功耗設計的進階功能包括電平轉換器 (Level shifter) 和隔離單元 (Isolation Cell) 的插入和佈局優化、多電壓區域的建立、多電源網路的自動綜合以及理解多電壓區域的時鐘樹綜合。為減少靜態漏電，該設計流程採用了電源閘控 (Power Gating) 技術，可關閉處於工作狀態的晶片區域的電源。DFT MAX 則用以產生掃描壓縮電路，通過減少生產測試所需的數據量和時間來充分降低測試成本。該工具還減少了跨電壓域的掃描鍊連接的數量，進而縮減了電位轉換器 (Level Shifter) 或隔離單元 (Isolation Cell) 的數量來減少 DFT 對晶片面積的影響。
% [) d9 A* C& g5 a2 T* A) u& M1 b
' D4 b1 v* S3 w9 f. \, [2 \: N    該參考流程還採用了 IC Compiler 中的關鍵區域分析 (CAA) 技術來確定隨機顆粒缺陷對成品率的影響。通過採用 CAA，設計人員可以識別出成品率損失較大的電路結構，並在生產前採取糾正措施。該流程中的其它 DFM 功能包括連線過孔的優化以及插入填充去耦單元 (filler cell and filler cap)。

! H/ I1 }  X0 q) Q" F7 ], H    新思科技戰略市場發展副總裁 Rich Goldman 表示：“與中芯國際的長期合作使我們能夠通過增強參考流程滿足用戶對 DFT、DFM 和功率管理的不斷變化的需求。與中芯國際的共同努力使我們能夠向我們共同的用戶提供滿足他們所需的先進工具和技術，進而實現首次即成功的晶片設計。”

    供貨情況

    參考設計流程3.2版現已推出。如需了解更多資訊，請聯繫您的中芯國際用戶經理，或發送電子郵件至：Design_Services@smics.com。

yytseng

T 公司每年 DAC 都會提出一個新版的 Reference Flow
一般都是每年6~7月
5 ]1 T; ^* ~% o8 o) c4 u& [
6 Y  r% C2 i/ o5 |/ V各大 EDA 廠商 都會根據台積給的題目作答
所以技術世代上並無太大差別
但是在看 Press Release 的時候就要仔細了
& T# R1 b0 S: Y! z2 n/ C, I看台積原本提出幾項,而該廠文中提到幾項,有幾項一句帶過
# c1 D3 f1 \4 Q$ l% ?7 P3 C就知道那些是沒有支援的
例如45nm rule,大家都說支援,真正跑的時候有一家沒跑完,有一家結果一堆XX,而有跑完的一家自己檢查DRC查不出來只能靠使用者提供座標後修,當然這些都會漸漸在以後版本改善,只是外行人別把這些公司看的太神了
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8 u6 |7 A1 B2 F& e另外GUC用的這個DFT,除了歷史悠久以外沒什麼優點
1 S2 m5 A- T" H! O% \% vXOR compression 和 Illinois scan chain 這麼標準的東西也能拿出來講
頂多說是因為DC用很久了用這個不用學新的
0 w0 B! \* E# |1 @學過EDA的都很想知道DC這種古董不知為何能存再這麼久..大概一般人太懶吧

chip123

全球半導體設計領導廠商新思科技(Synopsys)日前宣布，SoC設計服務的領導廠商創意電子(GUC)已採用Synopsys的測試 (test) 解決方案，有效提升系統單晶片(SoC)的測試品質(test quality)。

由於DFT MAX可自動產生晶片上(on-chip)的scan compression circuits，進而大幅減少數位設計(digital designs)測試時所需的資料與時間，所以在經過一番完整的評估之後，創意電子決定採用DFT MAX解決方案，而這項設計工具也順利地整合進該公司現有的設計流程中(design flows)。
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創意電子設計服務處資深處長林景源表示，當設計愈來愈複雜，製程也已逐漸進入90奈米/65奈米先進技術，delay testing就成為必要的步驟，以便加強test coverage，在採用TetraMAX at-speed測試解決方案之後，有很多個設計專案都獲得測試品質的提升。

林處長指出，在採用DFT MAX scan compression 解決方案之後，有數項設計的test data volume減少達90%以上，且其compressed patterns後來也成功地應用於tester上面，並得以驗證正在進行中的矽晶設計工作，配置時對進行中的工作時程的影響也很小。

5 Y  @& p$ W6 ]& }! r4 f7 B此外，DFT MAX的gates-only implementation對於設計的面積(area)影響也最小，因為它不是採用一系列複雜的state machine來進行compression/decompression的工作，而是以優異的scan architecture來傳遞設計過程中的測試邏輯(test logic)，因此有效地減少了wire routing congestion，降低矽晶面積的使用與其相關的成本。