请问IC的设计流程如何

sakho

RTL->RTL-SIM -> synthesis (netlist) -> pre-SIM -> scan chain & ATPG -> P&R -> SDF -> post-SIM
1. RTL Coding 完成 + RTL-SIM 沒問題，才做Synthesis.
2. Synthesis時，加入適當的Constraint，例CLK-tree, Input-delay, Output-delay....，而後產生出netlist
3. 用產生出的netlist+RTL-SIM的Bench跑 pre-SIM
4. scan chain + ATPG一起包進design中
; @% p2 q, o; ~5  P&R Place & Route
: {/ x! S, S$ D! D9 a* v6. 從繞好的電路中，抽出SDF
7. 使用同樣的bench (RTL = Pre-SIM = post-SIM)，跑一次post-SIM
; N8 H& G6 E$ Y0 b+ T3 i
on wafer test : wafer出來後，尚未切割時，所做的測試。
test on package : wafer切割完成並包裝完成後，所做的測試。

- Q: y; x! z$ Q3 _8 J4 a小弟才疏學淺不知道有解答到你的問題嗎~~
, \, d/ g7 a, p5 B" K3 w3 p
[ 本帖最後由 sakho 於 2007-8-28 10:19 PM 編輯 ]