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有些問題必須從半導體製程去解釋,比方說,
" E+ q+ D8 Q# U7 {+ s- J; I=====================================================
: W6 t; ]5 `3 kEpd>=2λ :閘poly需超過diffusion的最小長度。若不超過話,在diffusion or Implant source/drain時,將使source/drain因為" j, e8 S. P; ~5 V- q
diffusion overlap而短路。
8 m0 r l7 I, z% ]=====================================================' x( I0 ~* e, H$ b+ J. ]% P' N$ k0 ]2 J% t
上述應該指的是endcap,如果layout上的poly是突出diff的,實際上製程廠做出來的型狀,是會往後縮,並且尾
% o: Z2 z: ]/ f k端呈圓弧狀,為了避免poly縮進diff中,而造成s跟d導通,所設定的rule.
6 A$ N# ]) ^) c. B) p/ p' m當然有些比較特殊的mos不在此限,比如說可變電容之類.
& Y( }- i+ C) r/ t' `+ G7 R7 ]妳把poly也就是gate當成一個控制s跟d的開關,也就不難理解了,妳後面所說的diff短路應該是指這個吧. |
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