λ -base esign rules中有些規則不懂 想請教謝謝^^

finster

我不知道各家公司是如何運用λ參數來撰寫design rule
不過,我以前待過的公司是不寫λ參數的,因為,那是學術理論教學用的,它是讓你有一個概念知道各個參數的定義值是以那個作為標準
但,在實際情況裡,我們是直接用design rule來看待layout rule與command file
$ v/ K  i+ q3 e- H: \  G) c所以,只要照著design rule上面的定義來畫layout,就不會有問題
而LVS,DRC,ERC等check都是依據design rule來定的,所以,有任何的錯誤訊息出現,都是因為layout上有某些地方違返了design rule
所以,清楚且了解design rule上面的描述,對於在除錯會有很大的幫助
最後,design rule上面會有圖示標出各個rule的值的定義方式,當你遇到錯誤訊息時,首先先判讀錯誤的地方是在那裡,然後翻design rule看看裡面的rule值為何

finster

我回答一下有關於LVS check
+ l  b9 y5 ^* ~8 SLVS check是檢查電路與layout兩者的差異
. b8 `2 f' q3 q  B% G如一: 電路中有一NMOS,W=5.05um,L=0.88um,而你在layout上故意畫個畫了一個NMOS,W=5.04um,L=0.88um,讓W少了0.01um,所以你在作LVS check時,就會出現電路和layout的size不符的錯誤訊息
如二:原本電路上有一條線是要接到vdd,但你在layout上卻把它接到gnd,故而在作LVS check時也會出現電路和layout不符的錯誤訊息
& c% {0 ^1 {& l+ s, x因為layout是要畫出電路上的元件與各個接點接法,一旦layout並沒有完全畫出電路該有的接法與元件大小,那在作LVS check時就會出現錯誤訊息
! L( h, E" c4 e& V( s  M8 H- l6 M
* J8 H( }2 a( N  x4 ]3 d所以,在畫layout時,一般的作法都是先畫一個小電路,然後作LVS check,確保小電路的LVS沒問題,然後再繼續畫其他的小電路
. n. @2 r7 r1 d1 e; B/ J如此一來,在作整個大電路的LVS check時,比較不會出現找不到LVS錯誤的地方在那
當然.這是經驗談
試想一下,你要在50個元件的layout中找出一個LVS error,和如果你要在100個元件中的layout中要找出一個LVS error,那一個比較容易些
所以,一個很大的電路layout,通常LVS check會切割成好幾個小電路的LVS check,等到每個小電路的LVS都過了之後,再作完整電路的LVS check