瑞昱採用新思科技Design Compiler解決方案

atitizz · 發表於 2010-8-16 12:04:20

有效縮短SoC之開發週期、提升產品效能

(2010年8月16日，台北訊) 全球半導體設計軟體領導廠商新思科技(Synopsys, Inc.)近日宣布，晶心科技(Andes technology)採用並已整合完成Synopsys的IP解決方案中之DDR2 controller與PHY，縮短系統晶片(SoC)的開發週期(development cycle)，有效提升晶片整體的效能，並降低產品開發的成本。

晶心科技是亞洲第一家開發自有32位元處理器核心的IP設計業者。在面對瞬息萬變的市場環境下，晶心科技VLSI設計部賴吉昌協理表示，我們除了提供客戶最適合的IP選擇之外，並隨時站在客戶立場考量產品開發工程需求，以及全面性優化效能(performance)、功耗(power consumption)及成本(cost)等設計目標，藉以規劃能提供客戶real-time、real-function、real-power開發環境的平台SoC。在採用並整合Synopsys的IP解決方案後，我們得以滿足客戶在開發階段對實際整體設計結果(QoR, Quality of Result)的要求，並有效減少設計重工 (design iterations)，讓我們的客戶能更迅速的將產品導入市場。

晶心科技VLSI設計部賴吉昌協理並指出，隨著電子產業產品日趨多功能化，處理器與設計平台需要具備更佳的整合性、延展性、設計彈性，以及高效能、低成本與低功率等特色，才能因應市場的變化。晶心科技本持初衷致力於開發創新的彈性配置平台(Configurable Platforms)，搭配獨特的軟硬體智財，更進一步結合策略夥伴的IP解決方案，來滿足客戶對產品高品質及快速上市的需求。

在這項合作案中，晶心科技在其自有的AG102P platform IP的框架內，整合AndesCore™ N1233-S雙核CPU，並採用新思科技的IP解決方案中之DDR2 controller與PHY，來完成其AndeShape™ AG102系統晶片的開發。而由於這項高度整合型系統晶片的閘數(gate count)多達1千萬個，且必須符合有效功耗管理(power management)的需求(包含6項digital power domains與4項analog power domains)，而經過雙方的緊密合作，以最佳成效的開發時程，達到提升晶片整體的效能，並降低產品開發成本等目標。

台灣新思科技業務經理黃耀慧表示，有機會與專業IP設計公司晶心科技共同累積豐富的合作經驗，讓我們能在既有的創新基礎下，延伸IP解決方案的觸角，更積極滿足客戶不同的需求。與晶心科技合作成功的產品，再一次印證新思科技的IP解決方案不僅可以有效降低設計週期，更讓採用這項解決方案的設計業者加具競爭力。

atitizz · 發表於 2010-9-21 15:33:04

力旺電子統一採用新思科技FastSPICE進行電路模擬 CustomSim之卓越執行時間及準確度為其主要決定考量

(2010年9月20日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，力旺電子已選擇新思科技CustomSim™解決方案以滿足其所有的電路模擬(circuit simulation)工作上的需求。在45奈米嵌入式非揮發性(non-volatile)記憶體上，CustomSim解決方案較其他業界的FastSPICE工具展現兩倍速模擬執行時間(runtime)，且達成與矽數據(silicon data)緊密相關的成果。而基於這些成果，力旺電子使用CustomSim於所有其他CMOS邏輯相容(CMOS logic-compatible)嵌入式非揮發性記憶體IP的驗證生產流程中。

力旺電子總經理沈士傑表示:「身為世界級IP廠商，我們在各式CMOS製程技術中開發如Neobit、 NeoFlash 和NeoEE等新世代非揮發性記憶體裝置，必須針對多重晶圓製程的設計進行大規模驗證。在評估多種業界電路模擬工具後，我們決定統一佈署新思科技CustomSim HSIM模擬引擎，因為其同級最佳效能及SPICE層級(SPICE-level)的精確性，讓我們能夠在無比快速的週轉時間(turnaround time)內達到我們創新技術的全面驗證。」

新思科技CustomSim解決方案利用新增的多核心處理能力，將同級最佳的NanoSim®、HSIM® 和 XA電路模擬技術整合至單一驗證解決方案中。CustomSim為所有類別的設計包含客製化數位、記憶體和類比/混合訊號等提供卓越驗證效能和容量(capacity)。提供完整內容包含針對內建設計核對(native design checking)、功耗、訊號和MOS可信賴度(reliability)分析的先進分析選項，以及混合訊號模擬。藉由輸入、輸出、裝置模型(device models)和除錯(debug)環境的一般性組合，CustomSim讓使用者能容易地使用這套工具。

新思科技產品行銷副總裁Bijan Kiani表示:「CustomSim獨特的階層式模擬(hierarchical simulation)技術提供客戶所需之容量(capacity)、效能(performance)及準確度，以驗證帶有佈局後矽基效應(silicon effect)的電路行為。藉由不斷提高的信賴度，CustomSim持續協助如力旺電子等公司有效驗證並提供功能強大的IC產品。」

atitizz · 發表於 2010-9-30 07:06:15

為類比/混合訊號設計帶來高達7倍模擬增速 HSPICE 2010先進分析功能、提升高效能類比驗證處理

(2010年9月29日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日推出新一代HSPICE®精準平行處理(HSPICE Precision Parallel，HPP)多執行緒(multi-threading)技術，為複雜的類比及混合訊號設計帶來高達7倍的模擬(simulation)增速。除了新型HPP技術外，HSPICE 2010解決方案包含增強的收斂演算(convergence algorithm)、先進的類比分析及製程設計套件(process design kit，PDK)之晶圓級(foundry-qualified)支援，這些特色強化了HSPICE金級標準(gold-standard)的複雜電路驗證準確性，該電路包括相位鎖定迴路(phase-locked loop，PLL)、串列及解串列器(SERDES)、資料轉換器(data converter)、高精準客製化數位及功耗管理等。有了HSPICE 2010，設計團隊可加速其跨製程變異邊界(across process variation corner)的類比電路驗證，同時能降低矽重製(silicon respin)的風險。

海思半導體(HiSilicon)類比設計部總監Xiaowei Wang表示:「我們仰賴HSPICE精密的數位控制邏輯功能進行類比設計的模擬。利用最新的HSPICE精準平行處理技術於資料轉換器上，我們在八個核心上(eight cores)達到了7倍增速，將原本須進行數天的模擬時間縮短至約8小時。藉由在一天內完成設計的多重反覆驗證(multiple iteration)模擬，HPP有效地協助我們的類比設計工程師提升生產力。」

atitizz · 發表於 2010-9-30 07:06:40

關於HSPICE精準平行處理技術

自2008年起，HSPICE是率先採用全面多執行緒能力(full multi-threading capability)的商用電路模擬技術之一。就複雜的類比電路而言，藉由速度的大幅提升和先進的多核心擴充性(scalability)功能，新一代HPP技術將多執行緒效能帶入一個全新的境界。HPP結合可調整的之子矩陣(sub-matrix)技術、最佳緩衝使用率(cache utilization)以及簡化之裝置模型評估(device model evaluation)，以便在當今的多核心機械裝置上獲得快速且具高度擴充性的效能。而其有效率的記憶體管理(memory management)功能，更可執行多達一千萬個元件(elements)以上的佈局後(post-layout)電路模擬。

超微半導體繪圖晶片設計部SMTS設計工程師Antonio Todesco也表示:「我們就HSPICE精準平行處理技術進行評估，以期加速具有數百萬個元件的複雜時脈網絡(clock mesh network)的模擬。該技術讓我們使用較少的記憶體，便能在一天的週轉時間(turnaround time)內達成ECO、萃取(extraction)及模擬，並且提供用以支持時脈網路電路完整性(circuit integrity)的時間解析度(timing resolution)。

新思科技資深副總裁暨類比及混合訊號事業群總經理羅升俊(Paul Lo)表示:「隨著在SoC上使用數位輔助(digitally-assisted)類比電路的情況日益增加，設計人員需要藉由電路模擬的創新以大幅加速暫態模擬(transient simulation)以及利用最新的多核心運算資源，我們將持續投資新一代HSPICE技術，以增進HSPICE使用者的模擬生產力。」

atitizz · 發表於 2010-10-6 14:38:14

新思科技Synplify FPGA合成軟體提升4倍速執行時間並提供生產FPGA設計之DesignWare Library IP支援

(2010年10月6日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈推出新版之Synplify Pro®及Synplify® Premier FPGA合成工具(synthesis tool)，可有效縮短邏輯合成(logic synthesis)的執行時間(runtime)並實現更快速的後網表(post-netlist)增量設計(incremental design turn)。這項解決方案並提供新思科技DesignWare® Library資料路徑(datapath)的全面支援，以及協助區塊元件(block component)的建造，這讓原型建造(prototype)到生產(production)階段都能使用共同的RTL。此外，其獨特的團隊設計介面(team-design interface)可協助分布在不同地方的設計團隊，能平行進行各自所負責的設計內容，加速了邏輯合成效能及改善設計的品質(quality of result，QoR)。

新思科技解決方案事業群(Solutions Group)資深行銷總監Ed Bard表示:「設計公司越來越需要達成快速的設計週轉時間(turnaround)、快速且準確的設計效能回饋(feedback)，而對於分布於各地的設計團隊，設計公司也需要能協助改善其生產力的工具，新版的Synplify Pro和Synplify Premier 即是以上述需求為更新的依據，不管在生產應用或是ASIC原型建造階段執行FPGA，設計者都可以從更快速且易於使用的Synplify設計流程中(Synplify-based design flows)獲益。」

賽靈思Xilinx ISE Design Suite資深產品行銷總監Tom Feist表示:「身為FPGA產品的領導廠商，我們非常樂見新思科技致力於讓其高品質的DesignWare IP也能為FPGA設計公司所使用，因為DesignWare Library提供同步支援將會大幅改善其客戶在以FPGA為基礎之設計流程階段的生產力。我們和新思科技密切合作以確保雙方共同的客戶享有Virtex-6、Spartan-6以及最新28奈米7系列FPGA產品的功耗效率、效能及價格上的優勢。Synplify FPGA合成工具的最新團隊設計流程、執行時間速度的提升及高成果的品質，對於高達200萬個邏輯單元(logic cell)的大規模設計來說將是重要的關鍵。」

atitizz · 發表於 2010-10-6 14:39:01

Altera公司軟體技術行銷暨EDA關係部門資深經理Phil Simpson表示:「Synplify合成工具中的團隊設計功能補強了我們Quartus II軟體的增量編譯(incremental compilation)技術，並大幅降低設計重複時間(iteration time)。客戶利用這些解決方案和我們的Arria、Cyclone 或 Stratix FPGA等產品進行設計，可達成快速的設計週轉時間，並能改善成果品質及提高生產力。」

新版的 Synplify Pro及Synplify Premier解決方案可提供低功耗FPGA之SiliconBlue iCE65系列的合成(synthesis)支援，而具備現行所有廠商組態(active all-vendor configurations)的用戶將免費獲得這些FPGA的支援。

SiliconBlue科技公司執行長Kapil Shankar表示:「我們mobileFPGA裝置的採用率非常高，特別是考慮到許多的客戶都從未使用過FPGA。而新思科技Synplify FPGA合成解決方案讓用戶以低面積利用(area utilization)，快速而輕易地達成非常高的成果品質，讓這些客戶的行動手持裝置能夠盡快上市，而將進一步加速mobileFPGA的採用。」

高達4倍速的合成執行時間速度提升

在使用單一處理器狀況下，Synplify Premier的FAST邏輯合成模式，較傳統邏輯合成提供高達4倍的速度增進。新的編譯點(compile- point)技術利用多處理器核心的電腦資源，可設計上的不同區塊同時進行自動化平行時序驅動(timing-driven)合成之執行，以達到速度的增進。

atitizz · 發表於 2010-10-6 14:39:09

具最新全球佈局器(Global Placer)的實體合成以提升成果品質

Synplify Premier中最新的實體合成(physical synthesis)流程，是利用新思科技的全球佈局器(placer)技術以提升既有佈局和繞線(place and route)設計的效能。對邏輯合成用戶而言，由於實體約束(physical constraint)會自動由先前的佈局和繞線執行來決定，這樣可以使得流程易於使用，不需要再執行一些複雜的實體約束計畫。

團隊設計介面及由下而上的流程允許平行開發

Synplify Premier及Synplify Pro工具兩者皆包含階層式專案管理及同步開發的新團隊設計功能。設計區塊或是先前經驗證過的設計IP可在內部被創造或分享，並不需要重複進行平面規劃(floorplanning)，而這將使得該流程易於使用。設計團隊可階層式地管理及檢視其設計實作結果和每個區塊的合成設定。設計團隊成員可進行區塊截圖並將設計檔案轉給主管作為整體設計整合之用。設計區塊可以在RTL或EDIF階段被整合，而這將節省時間、確保效能及可預期之結果。

提供以FPGA為基礎的原型建造全面性的DesignWare Library支援

Synplify Premier支援DesignWare Library全系列資料路徑並協助區塊元件的建立。Synplify Premier用戶能可以進行任何DesignWare Library元件的ASIC RTL的合成，以建立以FPGA為基礎的ASIC設計原型建造並達成效能最佳化成果。ASIC及FPGA元件支援已達成同步化，以協助確保在原型建造中所使用的DesignWare Library元件也同樣使用於ASIC中。

atitizz · 發表於 2010-11-8 16:18:40

奇景光電選擇新思科技為首要策略夥伴(Primary EDA Partner)
奇景光電採用新思科技之實作、驗證及IP等解決方案以縮短總設計時程

(2010年11月8日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，已與先進半導體面板大廠奇景光電(Himax Technologies, Inc)簽定更緊密的合作協議，並選擇新思科技為奇景光電之EDA首要策略夥伴(Primary EDA Partner)，而根據這項合作協議，奇景將採用新思之Galaxy™實作平台及Discovery™驗證平台，作為其影音SoC產品的設計解決方案，並擴大對新思科技DesignWare® IP的使用。

奇景光電執行長吳炳昌表示:「奇景光電專注於開發影像處理(imaging processing technology)相關技術的半導體解決方案，除了手機、螢幕、電視等等的面板驅動IC(flat panel displays drivers)，近期更積極拓展2D轉3D晶片、LCOS微型投影等創新產品，皆在市場上取得先機，成長可期。我們產品的交付時程十分緊迫，而我們選擇採用新思技術解決方案，來執行最先進的SoC設計開發。」

atitizz · 發表於 2010-11-8 16:18:58

根據雙方所簽訂的協議，奇景光電將擴大對新思科技實作工具套件(implementation tool suite)的使用，其中包括DC Ultra™ RTL合成(synthesis)、Power Compiler™功效最佳化及多重電壓(multi-voltage)功效管理、TetraMAX® ATPG掃描測試(scan test)、PrimeTime®靜態時序(static timing)分析、IC Compiler實體實作(physical implementation)，以及包含VCS®功能驗證(functional verification)、HSPICE®電路模擬及CustomSim™ FastSPICE模擬等類比/混合訊號驗證解決方案。此外，奇景光電也正在佈署Lynx Design System，以達成更具效率的設計流程並提升專案團隊的生產力。

新思科技總裁暨營運長陳志寬表示:「奇景光電乃晶片與系統級(system level)解決方案的領導廠商，他們須藉由具彈性(flexibility)及可預測性(predictability)的設計流程來縮短整體的設計時程。為了因應日益複雜的設計，奇景光電擴大對新思科技工具、IP及服務的採用。而雙方的擴大合作則將協助奇景光電持續強化其設計方法論(design methodologies)及流程(flows)，同時有助於創新且具高差異化產品(high-differential products)的積極開發。」

atitizz · 發表於 2010-11-29 14:23:33

新思科技(Synopsys)獲頒經濟部「研發創新夥伴獎」表揚新思對促進台灣電子資訊產業發展之卓越貢獻

(2010年11月29日，台北訊) 新思科技(Synopsys Inc.)近日獲經濟部 (Ministry of Economic Affairs)頒發「研發創新夥伴獎(R&D Innovation Partner Award)」，以表揚新思科技在台灣成立研發中心，對促進台灣的電子與資訊產業發展具有卓越貢獻。新思科技是本年度唯一獲頒此榮譽的半導體外商公司。

這項由經濟部舉辦的「2010年電子資訊國際產銷合作績優廠商頒獎暨感謝晚宴」是於本月23日在台北國賓飯店舉行，活動中頒發最佳採購楷模、最佳價值創造，及研發創新夥伴等獎項給得獎廠商，新思科技是由董事總經理葉瑞斌代表接受經濟部部長施顏祥的頒獎，同時獲得這個獎項的還有HP、IBM、SONY等三家公司。

經濟部部長施顏祥在致詞時表示，台灣資訊產業能有今天的成就，除了植基於資訊產業蓬勃發展與不斷的創新研發外，外商國際大廠與台灣的合作也是產業成長的重要推手，而台灣在資訊硬體上已具備全球競爭的實力，為進一步提升產業附加價值，政府希望運用資訊硬體產業發展的基礎，扶植國內軟體產業，使台灣的產業能繼續朝向高附加價值的方向發展。

施顏祥強調，政府不斷努力打造台灣成為優質的投資環境，希望促進外商採購金額持續成長及就業人口的增加，同時鼓勵外商在台灣設立研發中心，支持政府推動新興產業，刺激產業的轉型或技術升級，並透過研發租稅獎勵等重要政策，期能吸引更多跨國經營的企業，投資台灣成為區域或全球運籌總部及「全球創新中心」。

atitizz · 發表於 2010-11-29 14:23:39

負責產業推動的經濟部工業局也指出，半導體產業是台灣經濟發展重要的一環，我們很高興見到在台灣半導體產業的發展過程中，來自美國的新思科技能夠扮演重要的合作夥伴，成立研發中心引進創新技術，與台灣半導體產業共同成長。

台灣新思科技董事總經理葉瑞斌則表示，新思科技配合政府產業發展的政策，自民國93年起即在台灣成立研發中心，至今已累計投入新台幣14億元經費，以實際的行動投資台灣，導入65與45奈米製程的先進設計軟體技術，協助台灣半導體設計技術的升級，並與國內產學界密切合作，從事先進設計解決方案的研究，培育半導體設計軟體人才。

葉瑞斌強調，面對快速變動的全球經濟發展環境，新思科技仍將持續投注於技術的創新與研發，而我們也將持續與本地的客戶保持密切合作，除了提供先進的技術之外，並加強協助客戶有效整合資源，共同創造產業發展的契機。

新思科技的「台灣研發中心」目前與產學界的合作計畫包括:與工研院系統晶片科技中心合作開發先進製程低功耗設計; 與國內業者共同開發45奈米先進製程驗證解決方案; 贊助大學教授暑期赴美進修研究，參與Synopsys先進技術研究計畫; 與國家晶片中心合作規劃推出短期設計課程; 並與教育部顧問室DAT聯盟合作，提供暑期工讀名額給國內大學相關系所，讓學生實際應用EDA設計軟體，增進晶片設計的學習與經驗等項目。

atitizz · 發表於 2011-1-24 14:32:35

Formality較既有解決方案提供更佳效能優勢進而獲得全面採用

(台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日宣佈，華邦電子關係企業─ 新唐科技(4919TT)採用新思科技Formality® 等效性檢測(equivalence checking)工具以取代既有解決方案，以加速其Super I/O晶片的驗證流程。藉由Formality產品的優異性能，新唐科技設計人員得以較先前兩倍速的效率來完成等效性檢測，並滿足其設計時程目標，而如此的成果已讓新唐科技決定大規模佈署Formality解決方案。

新唐科技協理張俊明表示：「上市時程(Time to market)對我們的業務發展非常重要，Formality提供兩倍速效率以強化我們的等效性檢測過程，協助我們達成重要的投片(tapeout)時程。我們將Formality運用於DC UltraTM合成(synthesis)流程中，該工具簡單易學、容易上手，未來我們的設計都將採用Formality這項產品。」

整個晶片設計流程都需要執行等效性檢測，倘若未能有效達成檢測，則通常需要耗費數週的多重反覆驗證(multiple iteration)才能解決問題。為了加速驗證過程，Formality可與DC Ultra RTL合成(synthesis)充分整合運作，讓使用者無須手動建立複雜的安裝檔案(setup file)，並消除錯誤驗證的風險。

此外，Formality中的新增技術用以分析設計環節中的各項錯誤並提供步驟式的建議引導，以協助使用者快速鎖定並解決問題，節省數小時的手動除錯時間。Formality亦採直覺式流程化的使用者介面，並在整個驗證過程中提供導引指示，以強化設計人員的生產力並加速成功驗證的時程。

atitizz · 發表於 2011-1-24 14:32:44

新思科技設計分析暨簽核(sign-off)副總裁Ahsan Bootehsaz表示: 「我們的客戶一方面面臨開發複雜晶片的需求，另一方面又必須縮短設計時程以維持市場競爭力。因此，我們致力開發Formality產品之創新技術，以協助包括新唐科技在內的各個客戶，為其複雜且高效能的晶片設計，提供最快速的設計回復時間(turn-around time)。」

關於新唐科技

新唐科技股份有限公司成立於 2008 年，同年 7 月受讓分割華邦電子邏輯 IC 事業單位正式展開營運，並於2010年在台灣證券交易所正式上市掛牌。新唐科技專注於邏輯 IC 產品之研發、設計及銷售，在消費性語音 IC 及電腦相關應用 IC 之市佔率皆具全球領先地位；此外，新唐科技擁有一座專攻特殊利基型製程之 6 吋晶圓廠，除負責生產自有 IC 產品外，另提供部份產能作為晶圓代工服務。新唐科技以靈活之創新技術能力、完整之產品解決方案及卓越之技術綜效整合，提供客戶優質性價比之產品，在既有之深厚基礎上提供客戶更佳服務，並以「成為產業領導者不可或缺的夥伴」為公司願景。新唐科技重視與客戶及合作夥伴的長期關係，在美國、中國大陸、以色列等地均設有據點，強化地區性客戶支援服務與全球運籌管理。如需更進一步了解新唐科技，請參訪公司網站 www.nuvoton.com 。

atitizz · 發表於 2011-4-7 15:59:39

新思科技發表應用於設計初期RTL探索與評估之解決方案
DC Explorer在資料不全的情況下也能有效加速設計實作

(2011年4月7日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日發表Galaxy™實作(implementation)平台的最新技術 - DC Explorer，可協助設計業者大幅加速高品質設計資料(design data)的開發。當前的設計通常需要大規模整合具有數百萬個設計元件(instance)、速度達十億級(gigascale)，而且開發時程又非常緊迫，所以設計人員需要一個能讓他們快速有效執行各式設計配置(configuration)分析(甚至是在設計資料完成之前)，以及建立一套最佳的實作流程及RTL探索與評估(exploration)之解決方案。

藉由提供5倍速的執行時間(runtime)以及與DC Ultra™ RTL合成(synthesis)達成百分之十的時序(timing)與面積(area)關聯性，DC Explorer可處理上述所提及的挑戰，同時它還能在資料不完整的情況下執行，因此可以被用於設計流程的最初期，以便管理高品質RTL的開發和限制條件 (constraint)，進而協助設計流程的收斂(convergent)。

atitizz · 發表於 2011-4-7 15:59:48

意法半導體CAD及設計解決方案部門之數位解決方案暨先導專案組副理Giancarlo Sada表示:「提高設計開發初期的生產力可大幅加速我們的IC實作流程。我們在不同開發階段中的多個設計裡頭執行DC Explorer，獲致至少4倍速的執行時間以及與DC Ultra達成百分之十的相關性，而這將讓我們的設計人員能在設計流程初期，就能有效地進行各式實作方式的評估、調整設計資料，以及建立高度收斂及快速的設計流程(design flow)。」

在當今大型複雜IC 的RTL設計開發早期階段中，設計資料往往來自各個不同的來源。而設計人員缺乏一個快速且有效的方式，進行資料的探究改善、修正設計問題，和建立一個可以達到高度收斂實作流程的較佳RTL合成起始點。DC Explorer提供設計人員所需的RTL探究能力，協助他們在進行實作前有效識別潛在的設計改善空間及問題所在。除此之外，當手邊的RTL輸入、限制條件及程式庫(library)模型不完整時，DC Explorer可針對所欠缺及需要修正的內容產生一個整體性報告，如此可加速設計的過程。而由於和Design Compiler® RTL合成的各個不同程序腳本(script)相容，因此DC Explorer非常容易使用及部署於現有客戶的設計流程中。

新思科技資深副總裁暨實作事業群總經理Antun Domic表示:「新思科技致力於協助客戶改善其生產力並縮短其複雜之系統晶片(sy胡皓婷 <olivia.hu@digitimes.com>stem-on-chip)的設計時程上。DC Explorer可有效協助IC設計人員提升生產力，讓他們能在設計流程的最初期執行RTL探究、改善設計資料的品質，並且大幅加速作業流程。」

atitizz · 發表於 2012-3-12 16:21:43

新思科技推出新一代驗證IP、加速SoC驗證流程 Discovery驗證IP可達成4倍效能及快速配置並在遵守通訊協定下達到有效除錯及快速收斂

摘要
-新思科技Discovery驗證IP加速並簡化複雜SoC設計的驗證過程
-新思科技Discovery驗證IP為複雜SoC設計提供高效能、除錯、覆蓋管理功能及簡易整合
-新思科技Discovery驗證IP完全以SystemVerilog程式語言編寫，並同時支援UVM、VMM和 OVM方法論，同時也與所有相關驗證環境相容
-新思科技Discovery驗證IP支援所有主要模擬器(simulators)
-包含在Discovery驗證IP的通訊協定分析器(protocol analyzer)能協助設計人員快速了解、鑑別設計中的通訊協定並進行除錯

(2012年3月12日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日宣布推出以VIPER架構為基礎的Discovery™ 驗證IP (Discovery™ Verification IP，以下以Discovery VIP簡稱)系列產品。VIP完全以SystemVerilog語言所編寫並同時支援UVM、VMM 和OVM三種方法論，它所提供的效能優勢、易用性和延展性可加速並簡化複雜SoC設計的驗證。Discovery VIP的通訊協定分析器(protocol analyzer)提供一個謹守通訊協定的獨特除錯環境，除了支援所有主要的模擬器(simulator)外，Discovery VIP所達成的效能為其他VIP產品的4倍，且其配置(configuration)、覆蓋(coverage)及測試開發功能亦可改善IP和SoC設計人員的生產力。VIPER架構可為以通訊協定為主的創新驗證以及SoC層級確認(validation)提供良好基礎。

atitizz · 發表於 2012-3-12 16:22:29

凱為半導體(Cavium)IC設計暨網路通訊部副總裁Bruce Fishbein表示：「我們是新思科技VIP產品的忠實用戶，我們非常滿意該解決方案所提供的高品質、效能和功能。隨著我們設計和驗證環境的複雜化，Discovery VIP架構將協助我們解決下一波SoC驗證的挑戰。」

隨著主要SoC設計納入更多複雜的通訊協定，VIP便成了驗證環境中的要件，它將協助設計人員在緊湊的專案時程內達成覆蓋率目標。VIP提供晶片內外(on- chip及off-chip)通訊協定(如ARM® AMBA®、PCI Express、USB、MIPI、 HDMI和乙太網路等)的功能模型。在進入生產階段之前，驗證工程師利用這些模型測試所有SoC介面，確認該介面是否符合標準。

完全以SystemVerilog語言編寫，並同時支援UVM、VMM 和OVM

不像其他VIP產品，Discovery VIP完全利用SystemVerilog語言編寫，因此在既有實作上看不到以其他程式語言所撰寫的外覆程式(wrappers) 或擴充方法。在無需透過方法層級的互通(interoperability)外覆程式或底層轉譯(translation)或重設(remapping)，Discovery VIP就能提供一般驗證方法(Universal Verification Methodology，UVM)、驗證方法手冊(Verification Methodology Manual，VMM)和開放式驗證方法(Open Verification Methodology，OVM)三種不同方法論的原生支援。如此一來，不但能減少不必要的效能耗費，同時也能帶來其他好處，包括達成跨模擬器的可攜性(portability)、易於整合於SoC環境中以及其他針對VIP除錯、覆蓋度規畫及管理功能。

安謀國際處理器部門策略行銷經理William Orme表示：「為追求更高效能及達成更好的功耗效率，產業界正加速採用AMBA 4 AXI4™和ACE™通訊標準以支援同調異質多核心SoC。我們支持新思科技開發AMBA4 AXI4及ACE通訊協定的驗證IP，也已提供符合性 (compliance)和互通性測試的參考模型。我們期待與新思科技繼續保持密切合作以滿足客戶需求。」

atitizz · 發表於 2012-3-12 16:22:37

符合通訊協定並達成有效率除錯

隨著通訊協定的日趨複雜，除錯成了功能驗證最困難且耗時的一環。新思科技Discovery VIP系列產品的通訊協定分析器可提供以通訊協定為主的除錯和智慧辨識功能，能協助設計人員快速了解通訊協定狀況、識別瓶頸所在，以及針對異常狀態進行除錯。

VIPER架構

Discovery VIP系列產品乃根據新思科技新一代VIPER架構所開發，該架構全是針對加強VIP效能、可配置性、可攜性、除錯、覆蓋率、符合性管理(compliance management)以及延展性所設計。VIPER大部分的功能和通訊協定正確性檢查皆來自通訊協定架構層，採用UVM、VMM和OVM等方法的最佳實務並以SystemVerilog語言所撰寫。所有的層級清楚可見，讓設計人員能完全掌控通訊協定的驗證，他們能依驗證計畫的要求從最高層級開始運作，但仍可以在最低層級置入錯誤作為自我檢查使用。

VIPER架構可追蹤以通訊協定為主的模擬資訊，提供時間序列與RTL波形同步的通訊協定層級分析瀏覽模式。該架構可完全被配置到特定通訊協定組態中，且包含從預先定義序列中刪除不適用的執行時間(run-time)配置等功能。此外，VIPER架構具備高度延展性，能針對待測裝置(device-under-test，DUT)提供額外功能，如錯誤置入(error injection)模式、覆蓋率採樣(coverage sampling)等。

新思科技驗證事業群資深副總裁暨總經理Manoj Gandhi表示：「迫於成本及上市時程的壓力，通訊協定驗證已成為SoC驗證的要項。有鑒於新一代驗證IP的需求，我們改善除錯過程、提升效能及簡化SoC整合。新思科技新一代VIP架構的推出，對於協助產業因應SoC驗證挑戰扮演重要角色。」

atitizz · 發表於 2013-3-13 11:28:26

聯華電子(UMC)採用新思科技IC Validator 於28奈米製程之樣式比對微影熱點驗證
雙方合作可簡化製程上的設計收斂，加速矽晶製造時程

重點摘要:
聯華電子與新思科技合作，共同解決先進製程節點的設計驗證挑戰
聯華電子採用新思科技IC Validator模型比對(pattern-matching)技術，加速28奈米製程的實體簽核
如果搭配新思科技之IC Compiler解決方案，這項合作更可為 In-Design實體驗證帶來效益，嘉惠聯電客戶

(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)今日宣布，聯華電子(United Microelectronics Corporation)採用新思科技IC Validator實體驗證(physical verification)解決方案，於其28奈米製程節點之微影(lithography)熱點(hot-spot)檢核。IC Validator模型比對(pattern matching)可快速偵測出受限於製造技術的布局(layout)，大幅加速最後的設計簽核(design signoff)步驟。而針對In-Design實體驗證，IC Validator可結合IC Compiler™解決方案，如此能讓從事布局繞線的工程師在設計後期避免突如其來的變動，並減少手動修正的情況，進而加速投片(tapeout)時程。透過自動修復微影的違例(lithography violations)，IC Validator模型比對技術可延展In-Design的流程，進而實現設計周轉(turnaround)時間的最佳化。

atitizz · 發表於 2013-3-13 11:28:43

聯華電子先進技術開發處和矽智財研發設計暨設計資源處副總經理簡山傑表示：「聯電不斷透過最新的設計支援，協助客戶簡化流程，實現成功的矽晶設計。IC Validator的模型比對技術讓我們的客戶得以快速篩檢出困難度高的布局特徵，減少細部製程模擬的需要。再者，使用IC Compiler及In-Design技術可讓IC設計人員能在設計初期進行檢核，降低設計週期的風險。」

要在28奈米製程達成微影印刷適性(printability)可能會對實體設計帶來極大的限制，包括繁雜的設計規則檢查(design rule checks ，DRC)以及運算密集的細部製程模型檢查(process model checking)等。IC Validator透過創新的模型比對技術簡化該作業，並藉由直覺式2D多型態樣式分析強化傳統DRC。模型比對能達成晶圓準度和極速效能(ultra-fast performance)，可大幅加快微影熱點的偵測，並加速投片時程。

如果結合IC Compiler解決方案，IC Validator模型比對技術可擴大In-Design實體驗證的效益，減少後期不確定因子的發生率並降低手動修正的情況。有了模型比對技術，設計人員可直接在實作環境中透過按鈕進行微影熱點的篩檢。快速模型比對分析利用了整個In-Design架構，包括直覺式的錯誤回報、GDS合併、錯誤分類等。在繞線過程中，一旦偵測到違例狀況(violations)便會自行啟動修復機制，如此可省下繁複且易出錯的手動修正步驟。具備模型比對的In-Design實體驗證，讓設計人員能夠提早實現並維持完備的設計，如此可提升最後布局的品質，並減少進度上的風險(schedule risk)。

新思科技設計實作事業群資深副總裁Antun Domic表示：「隨著晶片設計日益複雜，我們必須將易製性(manufacturability)納入設計發展的一環。到了投片階段，已經沒有多少時間可進行後期設計分析及手動修補。而我們與聯電在模型比對技術上的合作大幅提升了實體設計與驗證間的整合。這套先進的解決方案能滿足雙方客戶在晶圓設計上的需求，提升製程上的能見度，同時能加速投片時程。」

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