瑞昱採用新思科技Design Compiler解決方案

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聯詠科技(Novatek)採用新思科技(Synopsys)的NanoSim模擬器來提升設計良率

新思科技(Synopsys, Inc.)近日宣布，聯詠科技(Novatek)採用Synopsys的NanoSim® FastSPICE 模擬器(simulator) -- 其中內建有HSPICE® High-Voltage MOS (HVMOS) device model -- 已成功驗證(verified)數個晶片設計，這項具備晶圓廠認可的(foundry-endorsed) HVMOS model之NanoSim模擬器，協助客戶的設計工程師精確地預測電路行為(circuit behavior) ，有效降低過度設計(over-design)的風險，大幅提升晶片的設計良率(design yield)。
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1 C( l. l) B0 t; X* u/ a* ^! Z: B聯詠科技研發副總經理陳聰敏表示，我們相當重視如何提升產品品質與降低成本，所以一直積極尋找能夠達到上述目標的解決方案，而Synopsys這項具HVMOS model的NanoSim模擬器，提供精確而優質的電路驗證結果(circuit verification solution) ，在我們最近的一項晶片設計專案中，它有效地降低必要的設計餘裕(required design margins)達50%，遠優於其他競爭對手所作出的結果，所以我們打算在其他產品線上也採用這項解決方案。
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8 @( T5 r, Z: y9 z2 Z) J# r一般而言，設計工程師通常會在晶圓上留充裕的design margin，來確保設計的良率，但這樣一來整顆晶圓可供使用的面積就會相對地減少，所以解決方案如果能有效降低design margin，就可以協助工程師提高晶圓的使用率，同時又能確保設計的良率。
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9 a. j" o" P% m! ^5 p0 h聯詠科技是全球flat panel thin-film transistor (TFT) liquid crystal display (LCD)的driver ICs之領導廠商，而Synopsys這項具HVMOS model的NanoSim模擬器則是LCD driver 執行verification時的最佳方案，HVMOS model可以克服高功率電晶體(high-voltage transistor)常面臨的各種物理作用(physical effects) ，而這類的高功率電晶體技術常應用於平面顯示器與車用電子等領域。由於具有HSPICE model technology，Synopsys的NanoSim模擬器，可以達到真實晶片誤差只有百分之幾的程度。
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% R+ M4 L" k% J! L% B7 l: l新思科技Verification 部門的行銷副總George Zafiropoulos 則指出，長久以來NanoSim模擬器一直被視為模擬複雜的IC設計時的業界標準，而我們新創的HVMOS modeling則著重於像flat-panel LCD這類的特定IC應用，NanoSim無疑地可有效協助像Novatek等世界一流的公司，使它們的產品更具競爭力。

& t% _6 V! i7 e+ L/ q9 rSynopsys的HSPICE simulator與NanoSim simulators 都已包含HVMOS device model，另外在Aurora ™ model parameter extraction tool中也有提供此device model。

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全球半導體設計軟體領導廠商新思科技(Synopsys)近日宣布，全球頂尖的數位影音應用IC供應商揚智科技(ALi)採用Synopsys之IC Compiler解決方案，已成功完成新一代機上盒(Set-Top-Box)晶片之Tapeout，並達到降低設計成本、提升晶片整體功能的目標。
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/ `  S+ K7 S. v3 G* r由於所涉及之閘數(gates)達數百萬，此項複雜的晶片設計專案需要採用能夠有效整合設計流程，但又儘可能地降低晶片尺寸，且可達到高頻率及避免功率損失的解決方案。IC Compiler在佈局時可有效避免混雜，在晶片使用率(Die Utilization Rate)也有良好的成果，再加上IC Compiler具有簽核(Sign-off Driven)功能，讓客戶顯著地提升整體的設計效能，更快速地達到設計收斂(design closure)。

( t' D8 v2 W0 J揚智科技發言人王美文表示，在仔細的評估之後，該公司選擇Synopsys的IC Compiler作為解決方案，而結果顯示它確實提升Equivalent Device Area的頻率，以及更快速的回覆時間(Turnaround Time)。未來在揚智其他的設計專案上，也將繼續採用IC Compiler，並與Synopsys保持良好的合作關係，共同推動晶片設計技術的發展。
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, \* \$ d6 O5 M8 c8 a  M以此設計專案為例，包含150個Hard IP(Intellectual Property)，頻率也高達400 MHz，IC Compiler的自動區塊佈局功能，讓此項設計專案達到最佳化的Floorplan，進而達到客戶對於High Silicon Utilization及小型化晶片的要求，而IC Compiler的延伸式實體合成(Extended Physical Synthesis；XPS)技術，使設計者在所有佈局與繞線的各個不同程序中，都可以進行實體合成(Physic Synthesis)，達到400MHz速度上的最佳結果。
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: q! ~. q; [' B: h新思科技Implementation Group資深副總裁Antun Domic指出，愈來愈多的消費性電子晶片設計廠商，選擇採用IC Compiler來達到設計上要求，以提升晶片功能，並儘量將晶片尺寸最小化，IC Compiler可以讓客戶快速達到佈局與繞線的最佳結果，有效地簡化設計週期，讓產品及時上市，並降低設計成本。

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新思科技 (Synopsys, Inc.) 最近推出全新的低功耗設計解決方案 – Synopsys EclypseTM Low Power Solution，可針對系統級(system-level)有低功耗需求之晶片設計開發，提供驗證(verification)、實作(implementation)與簽核(sign-off)、智財(IP)、設計方法(methodologies)，及設計服務(design services)等支援，可說是當前業界最完整的低功耗解決方案。
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/ V5 P% ~' P; e3 @* o$ F2 g在深次微米(deep submicron)的晶片設計過程中，先進的low power design技術如MTCMOS power gating、multi-voltage、dynamic voltage and frequency scaling (DVFS) 等，可以顯著地降低功率耗損(power consumption)，但相對地也讓設計工程師面對比以往更耗時且高風險的驗證(verification)與實作(implementation)。而Synopsys 的EclypseTM Low Power Solution包含各種先進的設計技術、方法、標準(standards)等，可有效簡化設計與驗證過程，協助設計者解決所遭遇的各種功率(power)、面積(area)、速度(speed)、良率(yield)等方面的問題，並且降低設計風險，進而提升整體的產能(productivity)。

5 o5 a3 c( \  V! q% M: AEclypseTM Low Power Solution是以Synopsys在低功耗設計超過十年的豐富經驗為基礎，並且包含多項全新的先進技術。例如強化過的clock gating與low power clock-tree synthesis功能，可以在low power設計中達到clock structures 之最佳化處理，並符合嚴格的時程要求。而先進的multi-threshold leakage optimization技術，則可以限制ratio of Vt, options的使用，提供良好的leakage power recovery，降低設計者執行設計時的顧慮。還有自動化的power switch insertion and optimization功能，可以利用IR drop與area constraints等，來有效執行power planning exploration及”what-if” analysis等工作。

! b& o$ U8 [; X0 m$ `EclypseTM Solution支援業界標準UPF (Unified Power Format)語言(language)，其中包括MVRC� and VCS� with MVSIM�、Discovery� Verification Platform、Design Compiler�、Power Compiler�、IC Compiler�、DFT MAX�、Formality�、PrimeTime�，Discovery� Verification Platform與 Galaxy� Design Platform中之主要技術，還有Innovator�、HSPICE�、HSIM�、NanoSim�、TetraMAX�、PrimeRail�、DesignWare� IP，以及Synopsys專業諮詢服務(professional Services)等等，都已支援UPF語言(UPF-enabled)。此外，EclypseTM Solution也廣泛支援各種設計方法(methodologies) ，包括由Synopsys與ARM合著的”Low Power Methodology Manual (LPMM)”手冊中所涵蓋的方法。
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ARM設計技術(Design Technology)總監John Goodenough指出，我們致力於低功耗電子產品的技術開發，而透過與Synopsys的緊密合作，我們在功耗管理(power management)的技術領先群倫，讓設計者得以援用高效能的IP、設計工具、方法等來達到設計目標，就如同在LPMM手冊中所列舉的許多例證所說明的，將Synopsys的EclypseTM Solution與ARM的physical and processor IP整合使用，可以顯著地降低消費性電子產品設計中的功率消耗(power consumption)，大幅提升設計效能。
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Renesas Technology Corp.設計技術部門(Design Technology Division)總經理Hisaharu Miwa表示，我們在power domains達20個的複雜晶片設計，採用Synopsys的VCS with MVSIM low power verification solution，結果VCS with MVSIM解決方案可持續而有效地辨別出power management bugs，而驗證(verification)時的turnaround time也提升五到十倍左右，這是其他的解決方案所做不到的，現在VCS with MVSIM已納入Eclypse 解決方案中，我們相信透過採用這項新的解決方案，可以獲得Synopsys更多與功耗議題相關(power-aware)的專業協助。

新思科技Solution Marketing副總裁George Zafiropoulos 指出，EclypseTM Solution可說是目前業界最完整的低功耗解決方案，經過實際的驗證之後，證明它有效地整合了設計工具、IP、方法，與專業諮詢等面向的需求，可有效協助客戶達成高品質的低功耗晶片開發工作。

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新思科技(Synopsys, Inc.)最近推出，符合PCI Express 2.0 (Gen II)基本規格要求(base specification)的新版DesignWare� PHY IP (實體層智慧財產)，成為當前提供PCI Express 2.0 IP解決方案的業者當中，產品線最為完整的廠商，讓晶片設計業者透過單一協力廠商，即可獲得digital controllers, PHY, 與verification IP等已通過矽晶驗證(silicon proven)的PCI Express 2.0 IP解決方案的支援，可有效降低設計風險，而整合5.0 Gbps PCI Express至高效能SoC設計(high performance SoC designs)的成本也可因而降低。
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& S2 d( r% _4 E3 w0 F. e2 \  `與PCI Express 1.1 的規格相較，PCI Express 2.0不僅速度從2.5Gbps提升到5.0Gbps，也更為符合頻寬擴增(increased bandwidth)、與資料中心內部互聯(interconnect links in data center)、儲存(storage)、高階繪圖(high-end graphics)，與網路(networking)等應用的需求，而PCI Express 2.0 與PCI Express 1.1及PIPE的規格是相容的，讓設計者在追求晶片高效能表現的同時，還能與現有的設備(devices)保持相互操作(interoperability)的空間。
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Synopsys DesignWare� PHY IP解決方案的整體功能其實已超越PCI Express 2.0 規格的要求，尤其是在jitter, margin, receive sensitivity等方面的表現，讓設計者可以達成多面向且效能優異的設計，DesignWare� PHY IP解決方案還包括先進內建式diagnostic capabilities與 ATE test vectors等功能，可在生產過程中以同樣速度(at-speed)進行PHY的測試，而由於它是藉由標準的CMOS 數位技術執行，不需要再透過其他的程序來處理，所以很容易便可整合至SoC內部，並確保大量生產時的良率 (high production yields)。

( Y/ @1 @, d( a6 \特許半導體(Chartered Semiconductor) IP Business Development 部門總監 David Steer 表示，Synopsys是IP解決方案的領導者，而其DesignWare� PHY IP解決方案支援Common Platform的技術，讓設計者即使透過不同的晶圓代工廠 (multi foundries)，都可採用單一的GDSII source，來製造出高品質的mixed-signal PHY。

' ^7 e0 d+ X1 e4 r3 ]IBM的Analog/Mixed Signal & Digital Foundry部門總監Regina Darmoni則指出，我們與Synopsys有眾多的合作案都是採用其 PHY IP解決方案，對其架構(architecture) 、技術與支援都相當滿意，在IBM的65奈米ASIC offerings與Common Platform foundry technology，都有提供PCI Express 2.0的DesignWare PHY，讓我們的客戶能獲得高品質解決方案的支援。
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PCI-SIG組織的主席Al Yanes也表示，我們樂於見到Synopsys推出PCI Express DesignWare PHY IP解決方案，Synopsys是PCI-SIG 組織重要的成員，致力協助推動PCI Express技術的演進與擴散，而這項新的解決方案可以協助設計者將最新的規格納入其設計產品中。
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  P) j% [& l& }- i新思科技IP暨Services部門資深行銷總監John Koeter指出，在推出PCI Express 2.0之DesignWare PHY IP解決方案後，設計者可以經由單一廠商，即獲得經矽晶驗證(silicon-proven)的IP解決方案，而我們也將持續投入IP技術的發展，以便提供低風險而高品質的解決方案，協助客戶製造更有競爭力的產品。

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新思科技(Synopsys)董事長暨執行長Aart de Geus博士 將獲全球半導體聯盟(GSA)頒贈模範領袖獎 以表揚他對半導體產業的貢獻
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' L7 d) Z  `7 t! p* `, a全球半導體聯盟(Global Semiconductor Alliance，GSA)宣布，新思科技(Synopsys)董事長暨執行長Aart de Geus博士將獲頒「張忠謀模範領袖獎(Dr. Morris Chang Exemplary Leadership Award) 」，該獎項將於2009年12月10日在美國加州聖塔克拉拉市(Santa Clara)所舉行的全球半導體聯盟晚宴上頒發。

! }2 @8 ^% G+ H, I) [4 f全球半導體聯盟(GSA)於1999年起開始成立「模範領袖獎」，該獎項第一屆乃授予台灣積體電路製造公司(TSMC)董事長兼執行長張忠謀博士，而今日「張忠謀模範領袖獎」旨在表揚個人以其願景及全球領導才能、促進整體半導體產業改造與提升之卓越貢獻。

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Aart de Geus博士表示，獲頒GSA第十屆張忠謀領袖獎項實屬殊榮，因為EDA與半導體製造(manufacturing)是確保雙方共同客戶(即IC設計業者)成功的重要支柱，而這些客戶絕大多數是GSA的成員。他強調: 「如同我們累積的專業技術需仰賴其他人協力的創新與執行，我深知個人的專業歷程乃植基於半導體產業先鋒及新思科技全體同仁的才幹及努力之上。我很榮幸能得到這個獎項，而對於能夠在這個令人振奮的產業裡工作並擁有這麼多的機會，我心存感念。」
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6 U  z& t+ q8 V% ]! [' Y. ?4 E0 _自1986年共同創立新思科技以來，Aart de Geus博士帶領新思科技從一家專精於電路合成(synthesis)的公司，成長為電子設計自動化(EDA)的全球領導廠商。而由於身為邏輯模擬(logic simulation)及邏輯合成(logic synthesis)的專家，Aart de Geus博士於1999年獲選為美國電子工程學會會員(Institute of Electrical and Electronics Engineers ，IEEE)。
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% x+ H0 y. M8 [Aart de Geus博士在半導體產業的成就為他贏得許多榮耀，其中包括獲頒2001年IEEE電路系統產業領導獎(IEEE Circuits and Systems Society Industrial Pioneer Award)、2007年IEEE羅柏諾伊斯獎章(IEEE Robert N. Noyce Medal)及2008年EDAC/CEDA考夫曼獎(EDAC/CEDA Kaufman award)，並於2002年被美國電子商業雜誌(Electronic Business magazine)評選為年度最佳CEO、以及於2004年被安永公司(Ernst & Young)評為北加州年度最佳IT企業家。此外，Aart de Geus博士於2005年11月被美國電子商業雜誌列為十大最具影響力領袖之一、於2007年11月獲矽谷領導集團(Silicon Valley Leadership Group ，SVLG)授予「矽谷之光終生成就獎(Spirit of the Valley Lifetime Achievement Award) 」，並於2008年10月獲頒菲爾考夫曼獎(Phil Kaufman Award)以表彰其在EDA領域的傑出貢獻。

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Aart de Geus博士積極參與和半導體產業相關的組織，例如擔任矽谷領導團體(Silicon Valley Leadership Group)的董事長、以及身為TechNet、全球半導體聯盟(GSA)及電子設計自動化聯盟(Electronic Design Automation Consortium ，EDAC))等機構的會員。另外，他也熱心投入下一代的科技教育，於1999年創設新思科技拓展基金會(Synopsys Outreach Foundation)，在矽谷推廣科學及數學計算的學習專案。

全球半導體聯盟主席Jodi Shelton表示:「我們董事會成員推選Aart de Geus博士作為2009年度張忠謀模範領袖獎授獎人，我們很興奮能夠頒發這份獎項表揚他非凡的企業願景及產業領導能力。我們肯定他在其早期職場生涯，便致力於推動EDA工具整合以促使整體產業前進。他是一個兼具科技與智慧的創造者，當整體產業面臨極具挑戰的時期，他總是努力不懈地朝著產業所需的概念與方向前進。我們已迫不及待在年度頒獎晚宴上彰顯Aart de Geus博士的成就。」

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新思科技Design Compiler 2010讓合成(Synthesis)、佈局與繞線(Place and Route)等設計效率倍增
設計佈局(layout)、平面佈局(floorplan)之關聯性(correlation)可達5% 而其多核心技術(multicore technology)可創造雙倍執行速率(2X faster runtime)

# B5 Y( N2 H3 G6 {& R (台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日發表在Galaxy實作平台(Galaxy™ Implementation platform)運作的最新RTL合成(synthesis)創新解決方案--Design Compiler® 2010，可以有效提升合成(synthesis)與實體實作 (physical implementation) 流程達雙倍之效率(twofold speedup)。
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/ @2 c4 Y9 ~% N1 }  F為在緊迫時程內完成日益複雜的IC設計，工程師需要一套能協助他們將迴圈週期(iteration)降至最低以加速實體實作的RTL合成解決方案。面對上述需求，Design Compiler 2010採用拓樸繪圖技術(topographical)進而開發出一套創新的佈局繞線(place-and-route)產品—IC Compiler實體指南(physical guidance)，不但能將時序(timing)及面積(area)之關聯性(correlation)縮小至百分之五，同時能加速IC Compiler的佈局階層(placement phase)達1.5倍。而新的功能讓RTL設計人員在合成環境中進行平面佈局探究(floorplan exploration)時，有效達成最佳的佈局配置。此外， Design Compiler針對多核心處理器所配置之新型可擴充基礎架構(scalable infrastructure)，在四核心(four cores)執行時可達成兩倍合成執行速率(2X faster synthesis runtimes)。
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) |6 M% d8 K8 D1 Z+ g+ h$ v5 N6 T瑞薩科技DFM暨數位EDA技術部門經理Hitoshi Sugihara表示：「降低設計時程與強化設計效能對維持我們的市場競爭力非常重要。有了新增的拓樸繪圖技術實體指南，我們在Design Compiler與IC Compiler間的運算關聯性可降低至百分之五，且在IC Compiler中達成近兩倍速的佈局，並有效提升設計時程。我們運用Design Compiler提供的創新技術將迴圈週期降至最低，在更短的時程內達成設計目標。」

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為了緩和緊迫的上市時程(time-to-market)壓力，Design Compiler 2010擴大拓樸繪圖技術，以進一步達成與IC Compiler連接的最佳化，將運算關聯性縮小至百分之五。而新增的實體最佳化技術將被運用於合成當中，所產生的實體指南將應用於IC Compiler，除了簡化作業流程外，也能加速IC Compiler中的佈局達1.5倍。此外，Design Compiler 2010也提供RTL設計人員在合成環境中使用IC Compiler平面佈局的功能。設計人員可不費力地進行假設性(what-if)平面佈局探究，以便及早確認與改善平面佈局的問題，並達成較快速的設計收斂(design convergence)。
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瑞昱半導體設計技術研發中心副處長黃世安表示：「過去幾年來，我們利用Design Compiler的拓樸繪圖技術，在合成過程中找出並改善問題癥結以提供可預測的實作設計。我們發現Design Compiler 2010合成結果和實體設計結果緊密關聯，同時能加速IC Compiler中的佈局達1.5倍。該合成與佈局設計間的緊密關聯性以及快速執行時間(faster runtimes)，符合我們在65奈米及更先進的製程技術中，對減少迴圈週期和大幅縮短設計時程的需求。」
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Design Compiler 2010包含一套在多核心運算伺服器上，可大幅加速執行時程的新型可擴充基礎架構。運用極佳化分散式(distributed)及多執行緒(multithreaded)平行技術(parallelization)結構，除了能在四核心電腦伺服器上達成雙倍的執行速率，同時可達到零誤差(zero deviation)的合成效果(synthesis results)。

新思科技設計實作事業群(Implementation)資深副總裁暨總經理Antun Domic表示：「我們專注於Design Compiler的改善，以協助設計人員縮短其設計週期及增進生產力。自從引進拓樸繪圖技術後，藉由實體實作加速設計收斂的邏輯合成所產生的影響顯著，而Design Compiler 2010將延續這樣的優勢，協助降低迴圈週期及減少實體實作的執行時間。我們不但已達成上述目標，同時大幅改善我們的軟體基礎架構(software infrastructure)，以充分利用最新的微處理器架構(microprocessor architecture)。」