瑞昱採用新思科技Design Compiler解決方案

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- 經過驗証的聯合解決方案確保晶晨半導體達到以高性能產品搶占市場的目標

+ n5 D& I4 ^& a$ }: \6 r美國加利福尼亞州山景城和上海2010年11月15日電 /美通社亞洲/ -- 全球領先的半導體設計、驗証、和制造軟件及知識產權 (IP) 的供應商新思科技有限公司（納斯達克市場交易代碼：SNPS）和中芯國際集成電路制造有限公司（中芯國際，紐約証券交易所交易代碼：SMI，香港聯交所交易代碼：00981.HK）今天宣布已正式提供用于中芯國際先進65-nm 工藝的系統級芯片 (SoC) 綜合設計解決方案。該解決方案將 Synopsys 丰富的 DesignWare(R) 接口、模擬 IP 產品組合和其他基礎性 IP，通過可調參考流程與 Galaxy(TM) 實現平台集成在一起。兩家公司也已開始致力于40-nm 設計解決方案。基于雙方65-nm 和40-nm 的合作協議中芯國際已將 Synopsys 列為首選供應商以提供設計實現軟件和由數字控制器、物理層 (PHY) 和模擬 IP 組成的各種 IP 解決方案。
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作為一家視頻、音頻和圖像處理無晶圓廠芯片供應商，晶晨半導體公司 (Amlogic)，結合中芯和 Synopsys 解決方案的綜合優勢，來滿足其復雜而先進的1800萬閘便攜媒體 SoC 在性能、功耗和進度上有挑戰的目標。在此產品的流片過程中，晶晨半導體充分利用 Galaxy 實現平台的生產能力，如 IC Compiler 的多角多模 (Multi-Corner Multi-Mode，MCMM) 優化和 ECO 時序修正，來縮短他們的設計周期。晶晨半導體還利用 Synopsys 經驗証過的高質量 DesignWare 接口和模擬 IP 解決方案。這些專為中芯的65-nm 低功耗工藝進行了優化的解決方案，滿足了晶晨半導體的性能和集成度目標，同時確保了產品本身的成功。

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新思科技獲台積電頒發「年度IP介面最佳合作夥伴獎」為台積電製程提供高品質及矽晶驗證之IP解決方案

0 H5 U; H# @* O5 V. a, C9 a$ a(2010年11月16日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，獲台灣積體電路製造股份有限公司(TSMC)頒發第一屆「年度IP介面最佳合作夥伴獎 (Interface IP Partner of the Year Award)」，該獎項乃用以表彰新思科技在台積電IP聯盟計劃中的不凡表現，其審核標準係根據客戶回饋、符合台積電TSMC-9000的規範、卓越技術支援，及客戶IP使用經驗等。新思科技DesignWare®介面IP解決方案的組成元件包含廣泛運用於業界的各項通訊協定，如USB、DDR、PCI Express®、HDMI、MIPI、SATA及乙太網路等。

台積電設計建構行銷處(Design Infrastructure Marketing)處長Suk Lee表示:「新思科技獲獎的原因，在於其能為不同的台積電製程節點(process node)提供高品質介面IP產品，而我們期待能繼續與新思科技一同合作。」
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% K" g8 g1 F3 h5 E4 e2 I/ ^/ n新思科技解決方案事業群行銷副總裁John Koeter表示：「我們很高興看到新思科技在品質及客戶支援上的投資受到認可，成為該獎項的第一個獲獎廠商，我們深感榮幸。新思科技針對台積電製程提供超過150種經矽晶驗證(silicon-proven)合格的DesignWare IP產品。雙方的合作將確保設計人員取得各式經驗證的IP解決方案，以協助他們降低整合風險並加速量產(volume production)時程。」

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根據雙方所簽訂的協議，奇景光電將擴大對新思科技實作工具套件(implementation tool suite)的使用，其中包括DC Ultra™ RTL合成(synthesis)、Power Compiler™功效最佳化及多重電壓(multi-voltage)功效管理、TetraMAX® ATPG掃描測試(scan test)、PrimeTime®靜態時序(static timing)分析、IC Compiler實體實作(physical implementation)，以及包含VCS®功能驗證(functional verification)、HSPICE®電路模擬及CustomSim™ FastSPICE模擬等類比/混合訊號驗證解決方案。此外，奇景光電也正在佈署Lynx Design System，以達成更具效率的設計流程並提升專案團隊的生產力。

新思科技總裁暨營運長陳志寬表示:「奇景光電乃晶片與系統級(system level)解決方案的領導廠商，他們須藉由具彈性(flexibility)及可預測性(predictability)的設計流程來縮短整體的設計時程。為了因應日益複雜的設計，奇景光電擴大對新思科技工具、IP及服務的採用。而雙方的擴大合作則將協助奇景光電持續強化其設計方法論(design methodologies)及流程(flows)，同時有助於創新且具高差異化產品(high-differential products)的積極開發。」

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奇景光電選擇新思科技為首要策略夥伴(Primary EDA Partner)
奇景光電採用新思科技之實作、驗證及IP等解決方案 以縮短總設計時程                                                                              

* m& Q( D" L' q8 N, O* X2 Q (2010年11月8日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，已與先進半導體面板大廠奇景光電(Himax Technologies, Inc)簽定更緊密的合作協議，並選擇新思科技為奇景光電之EDA首要策略夥伴(Primary EDA Partner)，而根據這項合作協議，奇景將採用新思之Galaxy™實作平台及Discovery™驗證平台，作為其影音SoC產品的設計解決方案，並擴大對新思科技DesignWare® IP的使用。
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奇景光電執行長吳炳昌表示:「奇景光電專注於開發影像處理(imaging processing technology)相關技術的半導體解決方案，除了手機、螢幕、電視等等的面板驅動IC(flat panel displays drivers)，近期更積極拓展2D轉3D晶片、LCOS微型投影等創新產品，皆在市場上取得先機，成長可期。我們產品的交付時程十分緊迫，而我們選擇採用新思技術解決方案，來執行最先進的SoC設計開發。」

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具最新全球佈局器(Global Placer)的實體合成以提升成果品質

Synplify Premier中最新的實體合成(physical synthesis)流程，是利用新思科技的全球佈局器(placer)技術以提升既有佈局和繞線(place and route)設計的效能。對邏輯合成用戶而言，由於實體約束(physical constraint)會自動由先前的佈局和繞線執行來決定，這樣可以使得流程易於使用，不需要再執行一些複雜的實體約束計畫。

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( }& r, g+ U! z+ W+ v6 k1 K; D) i+ S團隊設計介面及由下而上的流程允許平行開發
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: b; o7 S7 e3 j* U$ N" |Synplify Premier及Synplify Pro工具兩者皆包含階層式專案管理及同步開發的新團隊設計功能。設計區塊或是先前經驗證過的設計IP可在內部被創造或分享，並不需要重複進行平面規劃(floorplanning)，而這將使得該流程易於使用。設計團隊可階層式地管理及檢視其設計實作結果和每個區塊的合成設定。設計團隊成員可進行區塊截圖並將設計檔案轉給主管作為整體設計整合之用。設計區塊可以在RTL或EDIF階段被整合，而這將節省時間、確保效能及可預期之結果。

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提供以FPGA為基礎的原型建造全面性的DesignWare Library支援
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Synplify Premier支援DesignWare Library全系列資料路徑並協助區塊元件的建立。Synplify Premier用戶能可以進行任何DesignWare Library元件的ASIC RTL的合成，以建立以FPGA為基礎的ASIC設計原型建造並達成效能最佳化成果。ASIC及FPGA元件支援已達成同步化，以協助確保在原型建造中所使用的DesignWare Library元件也同樣使用於ASIC中。

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Altera公司軟體技術行銷暨EDA關係部門資深經理Phil Simpson表示:「Synplify合成工具中的團隊設計功能補強了我們Quartus II軟體的增量編譯(incremental compilation)技術，並大幅降低設計重複時間(iteration time)。客戶利用這些解決方案和我們的Arria、Cyclone 或 Stratix FPGA等產品進行設計，可達成快速的設計週轉時間，並能改善成果品質及提高生產力。」

/ [4 w6 w8 @% l  N) B% q5 W9 ~新版的 Synplify Pro及Synplify Premier解決方案可提供低功耗FPGA之SiliconBlue iCE65系列的合成(synthesis)支援，而具備現行所有廠商組態(active all-vendor configurations)的用戶將免費獲得這些FPGA的支援。
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& w* \* Y' M0 ^SiliconBlue科技公司執行長Kapil Shankar表示:「我們mobileFPGA裝置的採用率非常高，特別是考慮到許多的客戶都從未使用過FPGA。而新思科技Synplify FPGA合成解決方案讓用戶以低面積利用(area utilization)，快速而輕易地達成非常高的成果品質，讓這些客戶的行動手持裝置能夠盡快上市，而將進一步加速mobileFPGA的採用。」

高達4倍速的合成執行時間速度提升
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在使用單一處理器狀況下，Synplify Premier的FAST邏輯合成模式，較傳統邏輯合成提供高達4倍的速度增進。新的編譯點(compile- point)技術利用多處理器核心的電腦資源，可設計上的不同區塊同時進行自動化平行時序驅動(timing-driven)合成之執行，以達到速度的增進。

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新思科技Synplify FPGA合成軟體提升4倍速執行時間 並提供生產FPGA設計之DesignWare Library IP支援

  d# s# B" q* e/ t5 c( s(2010年10月6日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈推出新版之Synplify Pro®及Synplify® Premier FPGA合成工具(synthesis tool)，可有效縮短邏輯合成(logic synthesis)的執行時間(runtime)並實現更快速的後網表(post-netlist)增量設計(incremental design turn)。這項解決方案並提供新思科技DesignWare® Library資料路徑(datapath)的全面支援，以及協助區塊元件(block component)的建造，這讓原型建造(prototype)到生產(production)階段都能使用共同的RTL。此外，其獨特的團隊設計介面(team-design interface)可協助分布在不同地方的設計團隊，能平行進行各自所負責的設計內容，加速了邏輯合成效能及改善設計的品質(quality of result，QoR)。  
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6 I! s: C5 \, D* `1 Y2 v新思科技解決方案事業群(Solutions Group)資深行銷總監Ed Bard表示:「設計公司越來越需要達成快速的設計週轉時間(turnaround)、快速且準確的設計效能回饋(feedback)，而對於分布於各地的設計團隊，設計公司也需要能協助改善其生產力的工具，新版的Synplify Pro和Synplify Premier 即是以上述需求為更新的依據，不管在生產應用或是ASIC原型建造階段執行FPGA，設計者都可以從更快速且易於使用的Synplify設計流程中(Synplify-based design flows)獲益。」
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0 M% L2 ]* y/ k& X賽靈思Xilinx ISE Design Suite資深產品行銷總監Tom Feist表示:「身為FPGA產品的領導廠商，我們非常樂見新思科技致力於讓其高品質的DesignWare IP也能為FPGA設計公司所使用，因為DesignWare Library提供同步支援將會大幅改善其客戶在以FPGA為基礎之設計流程階段的生產力。我們和新思科技密切合作以確保雙方共同的客戶享有Virtex-6、Spartan-6以及最新28奈米7系列FPGA產品的功耗效率、效能及價格上的優勢。Synplify FPGA合成工具的最新團隊設計流程、執行時間速度的提升及高成果的品質，對於高達200萬個邏輯單元(logic cell)的大規模設計來說將是重要的關鍵。」

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關於HSPICE精準平行處理技術
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自2008年起，HSPICE是率先採用全面多執行緒能力(full multi-threading capability)的商用電路模擬技術之一。就複雜的類比電路而言，藉由速度的大幅提升和先進的多核心擴充性(scalability)功能，新一代HPP技術將多執行緒效能帶入一個全新的境界。HPP結合可調整的之子矩陣(sub-matrix)技術、最佳緩衝使用率(cache utilization)以及簡化之裝置模型評估(device model evaluation)，以便在當今的多核心機械裝置上獲得快速且具高度擴充性的效能。而其有效率的記憶體管理(memory management)功能，更可執行多達一千萬個元件(elements)以上的佈局後(post-layout)電路模擬。
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超微半導體繪圖晶片設計部SMTS設計工程師Antonio Todesco也表示:「我們就HSPICE精準平行處理技術進行評估，以期加速具有數百萬個元件的複雜時脈網絡(clock mesh network)的模擬。該技術讓我們使用較少的記憶體，便能在一天的週轉時間(turnaround time)內達成ECO、萃取(extraction)及模擬，並且提供用以支持時脈網路電路完整性(circuit integrity)的時間解析度(timing resolution)。

" M! Q' o# F# I* d% }% W新思科技資深副總裁暨類比及混合訊號事業群總經理羅升俊(Paul Lo)表示:「隨著在SoC上使用數位輔助(digitally-assisted)類比電路的情況日益增加，設計人員需要藉由電路模擬的創新以大幅加速暫態模擬(transient simulation)以及利用最新的多核心運算資源，我們將持續投資新一代HSPICE技術，以增進HSPICE使用者的模擬生產力。」

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為類比/混合訊號設計帶來高達7倍模擬增速 HSPICE 2010先進分析功能、提升高效能類比驗證處理
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(2010年9月29日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日推出新一代HSPICE®精準平行處理(HSPICE Precision Parallel，HPP)多執行緒(multi-threading)技術，為複雜的類比及混合訊號設計帶來高達7倍的模擬(simulation)增速。除了新型HPP技術外，HSPICE 2010解決方案包含增強的收斂演算(convergence algorithm)、先進的類比分析及製程設計套件(process design kit，PDK)之晶圓級(foundry-qualified)支援，這些特色強化了HSPICE金級標準(gold-standard)的複雜電路驗證準確性，該電路包括相位鎖定迴路(phase-locked loop，PLL)、串列及解串列器(SERDES)、資料轉換器(data converter)、高精準客製化數位及功耗管理等。有了HSPICE 2010，設計團隊可加速其跨製程變異邊界(across process variation corner)的類比電路驗證，同時能降低矽重製(silicon respin)的風險。

" b+ b/ B' ~/ r& s$ V& `海思半導體(HiSilicon)類比設計部總監Xiaowei Wang表示:「我們仰賴HSPICE精密的數位控制邏輯功能進行類比設計的模擬。利用最新的HSPICE精準平行處理技術於資料轉換器上，我們在八個核心上(eight cores)達到了7倍增速，將原本須進行數天的模擬時間縮短至約8小時。藉由在一天內完成設計的多重反覆驗證(multiple iteration)模擬，HPP有效地協助我們的類比設計工程師提升生產力。」

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力旺電子統一採用新思科技FastSPICE進行電路模擬 CustomSim之卓越執行時間及準確度為其主要決定考量

(2010年9月20日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日宣佈，力旺電子已選擇新思科技CustomSim™解決方案以滿足其所有的電路模擬(circuit simulation)工作上的需求。在45奈米嵌入式非揮發性(non-volatile)記憶體上，CustomSim解決方案較其他業界的FastSPICE工具展現兩倍速模擬執行時間(runtime)，且達成與矽數據(silicon data)緊密相關的成果。而基於這些成果，力旺電子使用CustomSim於所有其他CMOS邏輯相容(CMOS logic-compatible)嵌入式非揮發性記憶體IP的驗證生產流程中。
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力旺電子總經理沈士傑表示:「身為世界級IP廠商，我們在各式CMOS製程技術中開發如Neobit、 NeoFlash 和NeoEE等新世代非揮發性記憶體裝置，必須針對多重晶圓製程的設計進行大規模驗證。在評估多種業界電路模擬工具後，我們決定統一佈署新思科技CustomSim HSIM模擬引擎，因為其同級最佳效能及SPICE層級(SPICE-level)的精確性，讓我們能夠在無比快速的週轉時間(turnaround time)內達到我們創新技術的全面驗證。」
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新思科技CustomSim解決方案利用新增的多核心處理能力，將同級最佳的NanoSim®、HSIM® 和 XA電路模擬技術整合至單一驗證解決方案中。CustomSim為所有類別的設計包含客製化數位、記憶體和類比/混合訊號等提供卓越驗證效能和容量(capacity)。提供完整內容包含針對內建設計核對(native design checking)、功耗、訊號和MOS可信賴度(reliability)分析的先進分析選項，以及混合訊號模擬。藉由輸入、輸出、裝置模型(device models)和除錯(debug)環境的一般性組合，CustomSim讓使用者能容易地使用這套工具。

新思科技產品行銷副總裁Bijan Kiani表示:「CustomSim獨特的階層式模擬(hierarchical simulation)技術提供客戶所需之容量(capacity)、效能(performance)及準確度，以驗證帶有佈局後矽基效應(silicon effect)的電路行為。藉由不斷提高的信賴度，CustomSim持續協助如力旺電子等公司有效驗證並提供功能強大的IC產品。」

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創意電子研發部副總張榮輝表示：「低系統功耗對我們來說是一個關鍵的訴求。新思科技的DesignWare SATA IP 解決方案與其他競爭解決方案相比，能降低最多百分之五十的功耗及百分之三十的面積。由於本產品具有非常挑戰性的上市時程，創意電子依靠新思科技經矽晶驗證的高品質SATA IP 解決方案，幫助我們實現了一次就成功的驗證成果因而滿足了我們的計畫時程。新思科技的DesignWare IP 絕對是我們可以信任的品牌。」

9 E+ p+ P+ k9 w3 ~( `- D  u" r) y新思科技解決方案事業群（Solution Group）副總裁John Koeter指出：「像創意電子這樣的業界龍頭得以繼續創新的關鍵在於，他們能夠獲得能降低整合風險的高品質IP 以集中內部資源至其核心能力。新思科技為我們的客戶提供高品質的相通性IP 解決方案，幫助半導體公司達到他們的設計目標，並將具差異性的產品更快地推向市場。」

DesignWare SATA IP 除了提供包括主端與裝置端數位核心，也提供130 奈米到40 奈米之主要代工廠的實體層以及兼容SATA （包括eSATA）2.6/3.0 和AHCI 規格的驗證IP。全面的SATA IP 解決方案支持SATA 1.5 Gb /秒、3 Gb /秒及6 Gb /秒的傳輸速度。新思科技所提供經矽晶驗證以及多種設計量產的SATA IP 解決方案，有助於降低整合風險。關

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高品質的 DesignWare IP 有助於提供新的低功耗、高性能的GP5080固態硬碟系統單晶片(SoC)
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加州山景市 - 2010 年8 月25 日-全球半導體設計、驗證及製造軟體暨 IP 領導廠商新思科技（Synopsys, Inc., 納斯達克上市代號：SNPS）今日宣布，利用新思科技完整的DesignWare® SATA IP 解決方案，包含控制器、實體層以及驗證IP，使創意電子(Global Unichip Corp.) 之GP5080 固態硬碟系統單晶片達成一次就試產成功之成果。

系統單晶片設計代工服務的龍頭企業創意電子，肯定新思科技的DesignWare SATA IP 在品質、功耗、性能和功能集上都非常卓越。由於SATA 的互通性對創意電子來說是關鍵需求，而新思科技是唯一一家廠商提供由通過SATA 國際組織 (SATA-IO) 構成要素互通性測試之控制器及實體層IP 所構成的整體解決方案，能充分地獨立展現SATA 的完整功能。藉著新思科技的DesignWare IP 解決方案納入創意電子的SATA 固態硬碟系統單晶片平台，創意電子得以專注於本身的專業知識，將其固態硬碟系統單晶片平台得以在六個月的短暫時程開發完成並推向市場。

隨著行動儲存市場從傳統硬碟機轉移到固態硬碟，創意電子著手開發了一個固態硬碟系統單晶片解決方案以滿足行動應用，如小筆電、行動網路裝置和高速隨身碟的高性能和低功耗要求。它的旗艦版，GP5080 系統單晶片平台，為設計人員提供了一個解決方案，能比其他競爭產品更顯著地降低功耗並透過四通道讀取NAND 快閃記憶體以提供連續讀取高達每秒超過 120 MB 和連續寫入每秒超過 80MB 的系統數據吞吐量。

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有效縮短SoC之開發週期、提升產品效能

(2010年8月16日，台北訊) 全球半導體設計軟體領導廠商新思科技(Synopsys, Inc.)近日宣布，晶心科技(Andes technology)採用並已整合完成Synopsys的IP解決方案中之DDR2 controller與PHY，縮短系統晶片(SoC)的開發週期(development cycle)，有效提升晶片整體的效能，並降低產品開發的成本。
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晶心科技是亞洲第一家開發自有32位元處理器核心的IP設計業者。在面對瞬息萬變的市場環境下，晶心科技VLSI設計部賴吉昌協理表示，我們除了提供客戶最適合的IP選擇之外，並隨時站在客戶立場考量產品開發工程需求，以及全面性優化效能(performance)、功耗(power consumption)及成本(cost)等設計目標，藉以規劃能提供客戶real-time、real-function、real-power開發環境的平台SoC。在採用並整合Synopsys的IP解決方案後，我們得以滿足客戶在開發階段對實際整體設計結果(QoR, Quality of Result)的要求，並有效減少設計重工 (design iterations)，讓我們的客戶能更迅速的將產品導入市場。
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晶心科技VLSI設計部賴吉昌協理並指出，隨著電子產業產品日趨多功能化，處理器與設計平台需要具備更佳的整合性、延展性、設計彈性，以及高效能、低成本與低功率等特色，才能因應市場的變化。晶心科技本持初衷致力於開發創新的彈性配置平台(Configurable Platforms)，搭配獨特的軟硬體智財，更進一步結合策略夥伴的IP解決方案，來滿足客戶對產品高品質及快速上市的需求。
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1 M+ w2 Y& G) \, V( w在這項合作案中，晶心科技在其自有的AG102P platform IP的框架內，整合AndesCore™ N1233-S雙核CPU，並採用新思科技的IP解決方案中之DDR2 controller與PHY，來完成其AndeShape™ AG102系統晶片的開發。而由於這項高度整合型系統晶片的閘數(gate count)多達1千萬個，且必須符合有效功耗管理(power management)的需求(包含6項digital power domains與4項analog power domains)，而經過雙方的緊密合作，以最佳成效的開發時程，達到提升晶片整體的效能，並降低產品開發成本等目標。

% x( ~0 k  ?5 Q# [5 J9 X+ |+ c; B+ L9 h台灣新思科技業務經理黃耀慧表示，有機會與專業IP設計公司晶心科技共同累積豐富的合作經驗，讓我們能在既有的創新基礎下，延伸IP解決方案的觸角，更積極滿足客戶不同的需求。與晶心科技合作成功的產品，再一次印證新思科技的IP解決方案不僅可以有效降低設計週期，更讓採用這項解決方案的設計業者加具競爭力。

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模組式的DesignWare Audio IP可以讓設計人員輕易地為其設計應用選擇特定的功能，提供如訊號處理、訊號調節、時脈管理、功耗管理以及高效率G級驅動器(class G driver)等豐富的功能選項。專為低功耗及小矽面積所設計的DesignWare Audio IP，讓設計人員得以快速地將所需的音效功能執行到SoC中，並同時滿足高效能的要求。因應日益複雜的SoC設計環境，新思科技藉由提供強大的音訊IP，大幅降低將音訊IP整合嵌入設計的作業時間。
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9 T9 [6 C% h+ K) }新思科技解決方案事業群(Solution Group)行銷副總裁John Koeter表示，目前已有超過一億件出貨晶片具備DesignWare Audio IP。新思科技將持續提供可協助設計人員快速將主要音訊功能結合至SoC中、且滿足其緊迫專案時程的IP解決方案。新思科技為業界第一個將音訊IP納入40及55奈米製程中、且提供矽晶驗證(silicon-proven)IP於超過20種製程技術的廠商，藉此可協助設計人員在SoC設計上滿足效能、功耗及面積方面的需求，同時降低整合風險。
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; s* m4 O5 f: L" ?新思科技乃一針對系統晶片設計提供高品質及矽晶驗證介面與類比IP解決方案的領導廠商。IP解決方案的組成元件包含控制器(controller)、實體層(PHY)以及針對時下廣泛運用的通訊協定如USB、PCI Express、DDR、SATA、HDMI、MIPI 和乙太網路的驗證IP，而新思科技廣泛的IP解決方案組合可提供完整的連結性。該類比IP解決方案系列包含類比對數位轉換器、數位對類比轉換器、音訊編解碼(audio codec)、音訊類比前端(video analog front end)及觸控面板控制器等。此外，新思科技提供SystemC轉換層級模型(transaction-level model)為快速及矽前製程(pre-silicon)的軟體開發建構虛擬平台。藉由強力的IP開發方法論、以及在品質上的密集投資和全面性的技術支援，新思科技協助設計者加速上市時程及降低整合風險。與獲取更多DesignWare IP相關訊息，請參考：http://www.synopsys.com/designware。

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全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)日前推出可應用於40及55奈米製程技術的DesignWare 96 dB Hi-Fi音訊IP，成為旗下各式高品質音訊IP解決方案一環。新思科技乃業界第一個於先進製程中提供音訊編解碼(audio codec)、數位對類比轉換器(digital-to-analog converter；DAC)及類比對數位轉換器(analog-to-digital converter；ADC)的公司。

新思科技之DesignWare Audio IP系列產品提供介於80 dB到103 dB的效能水準，且可用於超過20個不同的製程節點中之解決方案(包括從180到60奈米製程乃至目前的40奈米等)。而此項新推出的IP是針對諸如攜帶式媒體播放器、手機、智慧型手機、CD/DVD/藍光(Blu-Ray)播放器/燒錄器以及數位相機等，需要Hi-Fi錄放功能以及超低功耗且小矽面積的消費性電子應用產品所設計。

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預先測試IP： 藉由在HAPS系統上預先測試如高速 USB 3.0、PCI Express®、HDMI等DesignWare® IP的核心元件，設計人員可使用已經驗證的解決方案，利用與SoC相同的RTL進行系統級軟硬體的原型建造。從原型建造到製造的過程中使用同樣的RTL可以減少專案時程及風險。而有了預先測試的DesignWare IP，使用HAPS系統的設計人員，可以將更多的資源放在產品的差異化及系統確認，而非原型建造的IP驗證上。

, n+ y( Z% J- T# Y" S' t先進驗證功能：HAPS-60系列提供先前在原型建造系統上所沒有的先進驗證功能，在設計週期初期利用HAPS-60系列硬體可讓工程人員降低驗證時間。建置在新思科技的高效能通用多資源匯流排(Universal Multi-Resource Bus，UMRBus) 技術上，新的驗證模式包含: 透過與新思科技VCS®和Innovator產品接合的標準PLI及SCE-MI 2.0執行介面所進行的協同模擬(co-simulation)、C/C++程式，以及其他各種event-driven的模擬器(simulator)。

關於HAPS

9 f2 @# M2 b/ k, ^7 `HAPS高效能ASIC原型建造系統(High-performance ASIC prototyping System)為新思科技Confirma™快速原型建造平台 (Confirma™ Rapid Prototyping Platform)的一環。HAPS系統乃由適於系統驗證及嵌入式軟體開發使用的高效能原型建造板所構成。HAPS是一個由現成(off-the-shelf)的母板(motherboard)以及現成或客製化的子版(daughter board) 所組成的模組化建造板系統，可因應不同的設計形式及要求而有不同的堆疊方式。只需簡單的透過新增或替換子板或子系統，HAPS系統的特殊模組可以讓同樣的母板、依不同專案或結構配置(configuration)而重複使用。

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賽靈思公司(Xilinx) 產品解決方案暨管理部副總裁Mustafa Veziroglu表示，我們的 Virtex-6 FPGA產品提供領先業界的效能及邏輯容量(logic capacity)，可以讓HAPS-60解決方案符合當前複雜SoC驗證工作的需求，Virtex-6裝置加上HAPS-60系列所提供之先進驗證及各種全新功能，可說是當前業界最先進的快速原型建造解決方案。  

; j9 L" J* a% ], OHAPS-60系列的主要功能包含：
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, ~7 T: L8 P) p' b9 b1 z" `6 M高效能：HAPS-60系列可達到高達200百萬赫茲(MHz)的時脈頻率(clock frequency)，支援如影片、行動通訊資料(cellular data)，以及即時網路流量等需要即時介面的應用。此外，HAPS-60系列可提供較先前的HAPS產品快30%的執行速度，並結合其他解決方案所無法提供的效能強化技術(performance enhancing technologies)。該項技術優勢可以在實際環境中，達成完整的系統整合及所有的軟硬體測試。軟體開發人員可因此在一個接近即時的系統級環境中，進行程式碼的撰寫、執行及除錯，而在矽晶完成的數個月前就可針對軟硬體錯誤程式，進行早期識別與消除。
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7 Y2 U3 n# o* Z9 m4 W% }高容量：透過先進的高容量分割軟體(high-capacity partitioning software)及全新自動化高速分時多功(High-speed Time Division Multiplexing，HSTDM)，HAPS-60系列較其他原型建造系統擁有更高的容量。該容量優勢讓設計小組能夠建置非常大型的SoC原型。每個單一的HAPS建造板可以支援高達一千八百萬(18M)個特殊應用IC 邏輯閘(ASIC Gates)的設計(較前一代的產品多兩倍以上的容量)，而複合建造板(multiple boards)可互相連結以創造更多的容量。

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新思科技推出新一代HAPS-60快速原型建造系統 提供當前業界最高效能、最高容量、預先測試IP及獨特的先進驗證功能

3 d6 ~: M& p3 {! _0 J% @ (2010年5月4日，台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日推出HAPS®-60快速原型建造系統(rapid prototyping systems)，該解決方案可以協助簡化複雜的SoC設計及驗證難度。HAPS-60系列乃Confirma™快速原型建造平台 (Confirma™ Rapid Prototyping Platform)的一環， 是一套容易上手且符合成本效益的快速原型建造系統; 透過同樣速度(at-speed)的實際介面(real-world interface)，該系統可縮短軟硬體協同驗證(hardware/software co-verification)的時程，以及在接近即時(near-real-time)的產能釋出率(run-rate)下進行系統級整合(system-level integration)。結合賽靈思(Xilinx)最新的 Virtex®-6裝置，HAPS-60系列將效能(performance)、容量(capacity)、預先測試(pre-tested )IP，及先進的驗證功能整合在一起，提供當前業界最全面性的原型建造解決方案。

由於缺少優良的硬體驗證解決方案，設計人員常迫不得已地延後軟硬體協同驗證及系統級確認(validation)的步驟，或者會因為突發的系統級硬體與軟體程式的錯誤而導致專案的延遲，而HAPS-60提供獨特的功能整合，讓軟體開發及系統級驗證可以在設計週期中提前進行。
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2 T6 T/ T7 Z0 p* O2 ]1 }- w. T新思科技解決方案事業群(Solutions Group)資深副總裁暨總經理Joachim Kunkel表示：「透過高效能、高容量、預先測試DesignWare IP及先進驗證模式，與已經驗證(proven)的Confirma軟體套件互相結合，HAPS-60提供傳統單一硬體驗證方法或客製化原型建造板(custom-built prototyping boards)所無法提供的成本和上市時程的優勢。藉由新思科技橫跨硬體、軟體及IP的領導技術，我們提供設計人員一套可以大幅降低系統驗證及軟體開發難度的獨特原型建造平台。」

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為了緩和緊迫的上市時程(time-to-market)壓力，Design Compiler 2010擴大拓樸繪圖技術，以進一步達成與IC Compiler連接的最佳化，將運算關聯性縮小至百分之五。而新增的實體最佳化技術將被運用於合成當中，所產生的實體指南將應用於IC Compiler，除了簡化作業流程外，也能加速IC Compiler中的佈局達1.5倍。此外，Design Compiler 2010也提供RTL設計人員在合成環境中使用IC Compiler平面佈局的功能。設計人員可不費力地進行假設性(what-if)平面佈局探究，以便及早確認與改善平面佈局的問題，並達成較快速的設計收斂(design convergence)。

瑞昱半導體設計技術研發中心副處長黃世安表示：「過去幾年來，我們利用Design Compiler的拓樸繪圖技術，在合成過程中找出並改善問題癥結以提供可預測的實作設計。我們發現Design Compiler 2010合成結果和實體設計結果緊密關聯，同時能加速IC Compiler中的佈局達1.5倍。該合成與佈局設計間的緊密關聯性以及快速執行時間(faster runtimes)，符合我們在65奈米及更先進的製程技術中，對減少迴圈週期和大幅縮短設計時程的需求。」
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Design Compiler 2010包含一套在多核心運算伺服器上，可大幅加速執行時程的新型可擴充基礎架構。運用極佳化分散式(distributed)及多執行緒(multithreaded)平行技術(parallelization)結構，除了能在四核心電腦伺服器上達成雙倍的執行速率，同時可達到零誤差(zero deviation)的合成效果(synthesis results)。
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3 s$ |4 r* ^1 N新思科技設計實作事業群(Implementation)資深副總裁暨總經理Antun Domic表示：「我們專注於Design Compiler的改善，以協助設計人員縮短其設計週期及增進生產力。自從引進拓樸繪圖技術後，藉由實體實作加速設計收斂的邏輯合成所產生的影響顯著，而Design Compiler 2010將延續這樣的優勢，協助降低迴圈週期及減少實體實作的執行時間。我們不但已達成上述目標，同時大幅改善我們的軟體基礎架構(software infrastructure)，以充分利用最新的微處理器架構(microprocessor architecture)。」

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新思科技Design Compiler 2010讓合成(Synthesis)、佈局與繞線(Place and Route)等設計效率倍增
設計佈局(layout)、平面佈局(floorplan)之關聯性(correlation)可達5% 而其多核心技術(multicore technology)可創造雙倍執行速率(2X faster runtime)
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1 o$ @& U( E; ?, Z% U5 {- S (台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)近日發表在Galaxy實作平台(Galaxy™ Implementation platform)運作的最新RTL合成(synthesis)創新解決方案--Design Compiler® 2010，可以有效提升合成(synthesis)與實體實作 (physical implementation) 流程達雙倍之效率(twofold speedup)。

! X' Y1 B' N0 K3 j3 ?( F" V4 Z為在緊迫時程內完成日益複雜的IC設計，工程師需要一套能協助他們將迴圈週期(iteration)降至最低以加速實體實作的RTL合成解決方案。面對上述需求，Design Compiler 2010採用拓樸繪圖技術(topographical)進而開發出一套創新的佈局繞線(place-and-route)產品—IC Compiler實體指南(physical guidance)，不但能將時序(timing)及面積(area)之關聯性(correlation)縮小至百分之五，同時能加速IC Compiler的佈局階層(placement phase)達1.5倍。而新的功能讓RTL設計人員在合成環境中進行平面佈局探究(floorplan exploration)時，有效達成最佳的佈局配置。此外， Design Compiler針對多核心處理器所配置之新型可擴充基礎架構(scalable infrastructure)，在四核心(four cores)執行時可達成兩倍合成執行速率(2X faster synthesis runtimes)。
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9 U4 t$ w, H, z) x: w8 ?  f瑞薩科技DFM暨數位EDA技術部門經理Hitoshi Sugihara表示：「降低設計時程與強化設計效能對維持我們的市場競爭力非常重要。有了新增的拓樸繪圖技術實體指南，我們在Design Compiler與IC Compiler間的運算關聯性可降低至百分之五，且在IC Compiler中達成近兩倍速的佈局，並有效提升設計時程。我們運用Design Compiler提供的創新技術將迴圈週期降至最低，在更短的時程內達成設計目標。」