請問 LVDS Rx的clock 是用DLL 或 PLL產生

teaman

簡短說，
3 n& T: H6 k- m/ g! Q  _; {1 jclock精準度，PLL優於DLL
消耗功率，PLL大於DLL
設計面積，PLL大於DLL
4 _5 E' e+ \; p  }0 ^8 Q設計難度，PLL大於DLL
; `7 M' ?) N- x& ]* D
2 j! `( j% _" h1 q+ `1 e我覺得取決使用PLL或是DLL，應該是看RX規格的需求來決定才好。

teaman

基本上是對的
PLL的極限也不是無限小的
$ f% B0 X, U4 m因為他的回授也需要時間的
& I6 j% ?8 Q( @( ~3 P* K' Lphase的偵查範圍也不是無限小的
. U$ q: S, {& w0 d$ i9 g6 ^有一定的忍受值在內

: h  \0 U" j. r. E( L1 o但PLL可以鎖定的頻率誤差，比起DLL要精準很多
一般DLL的頻段應用範圍比較偏向中低頻
高頻還是建議用PLL  除非您可以忍受很大的誤差

teaman

您好。
' Z4 \6 @  c8 P! gVCO的壓控電壓受到noise干擾，這是Jitter的來源之一。
9 H4 E; r& I' q, q7 `擾動後多少cycle以後才會lock，這個可以調整loop gain來達成。
* Z# x$ D, F, G, a7 i但小心loop gain與phase margin之間的關係。太快可以lock起來
1 f+ h1 C$ t+ G# H# d，您的系統也不會太穩定(放大器同時會放大noise啊)。
  w5 [1 v8 v2 s; n. t, o2 d
& Y6 u: ^0 h7 X. q. E+ e: D/ \0 P頻段來說，我回應原作者的問題，對應到PLL是指VCO
的輸出頻率。  
6 t: }- j* B- E' D# r, s5 L因為原帖是問到LVDS，個人估計約莫100MHz上下。
這樣的頻段PLL與DLL的設計都不成問題。端看LVDS設計的
) V3 P% u% z7 O" h; D規格，對PLL/DLL設計的要求，著重在power ? area?
, p% j) O: y& l7 f' B4 wjitter?  or limitation on operation frequency..