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[問題求助] 现代的高压ESD

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1#
發表於 2007-5-30 22:24:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近要用到现代的高压ESD,有谁可以提供一些参考吗?
7 b  o. U  `. W$ \2 O, `2 l0 z因为现代那边没有提供高压的ESD rule,自己画的时候不太敢随便画,,( I. M$ D) [5 Q' _. F
希望有经验的前辈能给点建议,大致的rule可以建议一下吗?
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2#
發表於 2007-5-31 08:22:21 | 只看該作者
可以請問一下你所指的高壓ESD 是幾KV阿
6 D. e5 g* C8 }+ @3 X# Z可以盡量寫清楚嗎...感謝
3#
 樓主| 發表於 2007-5-31 14:14:43 | 只看該作者

.........

我想先問一下阿,平常的工作電壓是20v,那對於ESD的畫法應該也會有差吧?
' _" \! _$ h9 ?1 [7 l% F我的高壓是指芯片平時工作時的電壓是20v,而ESD的承載電壓,
* M, q0 d) s* E7 r/ T9 e/ i是HBM2KV,MM200v,2 o+ W, }' ~# V
如果能給我一個答復,我感激涕零,7 k4 R4 I& n' G/ J' f8 H2 b, }# J6 @
但是不好意思,沒有米米的回報,因爲我的已經是負的了

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sjhor + 2 沒關西!!歡迎發問!!

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4#
發表於 2007-6-1 08:56:07 | 只看該作者
其實用普通的 CMOS ESD protection 就可以唷!!
$ H3 h0 [4 e. G9 k0 vPMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
3 \- ?; H6 }7 M, n& R9 U再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!* Y- R1 l' H# M
不過  大部分的人 PMOS/NMOS 的 size >=300Um,  以3KV來設計比較好唷!!
5#
 樓主| 發表於 2007-6-1 13:57:40 | 只看該作者

感謝

呵呵,謝謝版主同志,6 H) |) A7 o% Q& J4 _$ v4 P
不過不同的工藝,我是怕ESD的rule待會不滿足,. O$ L) d4 c3 o) S* `
比如説D端contact到gate poly的距離大致怎麽來決定,
4 y- z1 l; d3 V3 x# L% lD端或者S端到guard ring 的距離我又大致可以設為多少呢?
6 G" g# h! K0 t& w5 Z雙層guard ring之間的pitch又是多少,然後guard ring的diff的寬度要多少呢?
) n5 }  q. I& E) _7 {( O8 L; F4 A" p版主同志,麻煩你再告訴我一下哦
6#
發表於 2007-6-7 18:29:08 | 只看該作者

回復 #5 amanda_2008 的帖子

請您先告知大家,您要下的fab是哪家,什麼製程(process),這樣才好回答您。
6 m  E/ L+ n4 x# ~* ~+ |) n每家的參數數值都不太一樣。
! V$ y, L* J  `9 F- K
# f2 y- w  v5 E; a如果您手邊有該家fab的design rule manual, 裡頭應該會有ESD design rule。
7#
發表於 2007-8-1 21:18:44 | 只看該作者
一般代工廠都有ESD rules,只要照話就好了,或是請帶工廠提供也可以。' J5 K# B7 D) p( c+ D/ ^$ a; D

1 Q6 e0 @* o# ksource contact 照rules話就可以了,drain contact 一般約為source contact 3-5倍不等。" e* m5 p: j9 H% e2 N/ u' C
: }" M  f; Y, X& d; W( v% Q
pick up 與guard ring之diffusion約為4um,pitch 一般10-20 um 不等,以上為一般之經驗,詳細需參考foundary之 design
8 L! Z$ q0 L, e0 i  }guide。
8#
 樓主| 發表於 2007-8-22 21:52:22 | 只看該作者

谢谢

谢谢大家的热心答复
2 _" \) y4 b2 s# H3 ?6 \6 n嗬嗬,我在题目里有标说是现代的哦,( z" ~/ W1 _" l3 ]2 n: p& Q
其实有时候代工厂可能没有你现在要用工艺的esd rule,
1 D' s: R/ D- G9 ]  A/ E所以这个时候就只能凭经验来画了
9#
發表於 2007-12-11 19:54:31 | 只看該作者
多謝!8 O; l4 Y3 ]: `& n
謝謝版主了,又了解了新知識了呢!
5 \( d+ B* u: @9 A2 R扫扫盲,呵呵。
10#
發表於 2008-10-23 09:35:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表
, e& o6 H$ V/ J# W( `其實用普通的 CMOS ESD protection 就可以唷!!
% f2 |( q: n1 c; Z9 x3 _1 KPMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
# s5 G; j) l7 y5 H再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!% a# j6 R; P3 p$ |; Z
不過  大部分的人 PM ...

2 p3 |, j- f' w; \% L4 F4 P6 M3 O6 A8 v$ e& U0 r0 y
"10V/per 1um width "有疑义,因为比如W=300um,L=0.5um与L=0.35um应该有很大差别吧!
11#
發表於 2008-10-23 12:23:46 | 只看該作者
如果是高壓的FDMOS,難度更高!因為這種device天生不利ESD.
12#
發表於 2009-8-5 19:50:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表 8 D: u& P7 S6 c3 v* m+ Y, N/ Q
10V/per 1um width
- D0 w, w& r$ c% P

1 b4 n3 |  ^' i3 g) }2 w* r: U这个值是怎么来的呢?
13#
發表於 2011-7-19 12:30:31 | 只看該作者
L為最小的通道長度,一般而言,通道長度愈小,靜電放電防護電晶體的耐受度愈小。增大通道長度可使靜電放電耐受度提高。但是必須同時增大防護電晶體的寬度。如此一來便會使佈局面積增大而使成本增加。
14#
發表於 2012-7-12 12:16:35 | 只看該作者
学习学习!!!!!!!
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