在Layout時最花時間的工作是....

keeperv

元件 Device creation
基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
8 L/ D8 x1 c2 o' M  a1 N6 T2 S但是並不會佔用太多時間。
: ?% h" k: j5 _; i, \! O排列 Placement
SUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
2 T8 l; A7 Q5 o  ~拉線 Wiring
$ X; k: x& t& Z* \+ X- A+ YPlacement做的好，拉線就比較輕鬆，除非digital線太多
- {0 E/ e* v2 I$ l/ rAPR又不幫忙，時常弄得頭昏眼花
# Z- N3 d) r8 b4 }- @- g7 K7 S% lDRC debug
4 z& t* t7 Q/ A7 v7 E, {: n  {在layout的時候就應該要避免這樣的問題
LVS debug
; e& I9 ~$ I  o. y若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
當然有時還是會有一些LVS的問題，不過並不會花太多時間
: h8 W- J6 W9 v/ I  ?4 p比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
) I5 }; w( M' Q% }$ x/ {當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
進去要改電路，結果sub circuit都找不到
3 d# n- c* s; ]* K; i; Z  R/ U+ U0 i) @整合 Chip Integration
如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
) T$ x* ?! _# m: [; b3 C3 q非常重要
改圖 Re-layout
0 ^5 \1 `6 n; kLAYOUT心中永遠的痛

- q0 x! q9 X5 w0 P" p0 Z以上...報告完畢