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在Layout時最花時間的工作是....

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發表於 2007-5-29 14:32:13 | 顯示全部樓層 |閱讀模式
這些問題會隨著 "資歷" 和 "工作分配" 而有所不同,希望各位回答時可以說 小小說明一下。為什麼!!
多選投票: ( 最多可選 3 項 ), 共有 352 人參與投票
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參與人數 1Chipcoin +3 收起 理由
jiming + 3 好調查!期待好說明、好討論唷!

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發表於 2007-5-29 16:13:18 | 顯示全部樓層

我覺得喔......都要花很多時間啊......

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!1 o% {2 x# v% s2 L
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
8 o' B; K; r4 x6 F" U: t0 k* S+ f而我想大家應該都能贊同這一點吧!!
+ {6 u. p2 m9 P+ F" Q4 ~% K8 |% X做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
& `3 g* S  d2 l; x' \8 u; |( U如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,; B  W& D3 b  A6 O  }0 E% s
那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...7 B7 g, O$ S9 x0 C, G% m
placement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
! n# ^' m% `$ v" U跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
& [! f( @  r! G2 U; G在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
+ r5 Z0 O# J; {( W在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
. q4 u8 }1 d3 e( c4 R4 e, h; S+ Y+ K或者拉出來的performance不好...等等的事情.
$ {- h* w) s+ Z: ^8 W. g所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,+ ~' f) O0 e' \& y6 i6 l9 r9 F
但是要如何才能做到周詳的計畫呢? 真的很困難耶...
; N$ f0 I% v+ t# U0 L; K4 r' ~! l或許DRC已經算是裡面比較好的一項了,! s8 y# D( o/ _9 s* A
但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@6 v1 W# Z0 i3 l; r3 _
最後是改圖...基本上改圖不見得比重新畫容易...
! j+ N* o5 u& @9 h# M) R受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
" [, C6 b, }: b+ ]/ Y  L, S! b但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,/ H3 q4 A- q: c; R  h; o# a5 X
不是每次都能遇到改小不改大的囉!!3 ]8 X/ P2 c5 I
. |; {9 S& ^2 S- k/ O* A
小小淺見, 請路過先進指導!!
9 b, K/ ]( g; p! V感激不盡!!

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參與人數 1Chipcoin +3 收起 理由
jiming + 3 資深帶老手 老手帶新手

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發表於 2007-5-29 22:28:13 | 顯示全部樓層
元件 Device creation
( t4 D% w  x6 _! f. B基本上都是叫出來用可以了(如果CAD夠強的話 ),除了少數特殊規格需要手動畫* H! Z4 Y8 ?; T4 l% J- A, i
但是並不會佔用太多時間。( E9 l$ y# o0 q" ?( E5 [& s
排列 Placement
3 z# i+ D- N# n+ f& J2 X! sSUB BLOCK一般都還OK,因為擺法通常都不會有太大的差異& V& n4 w& P8 S1 o: l
拉線 Wiring
0 e4 c2 C) i/ ~3 T/ m, `Placement做的好,拉線就比較輕鬆,除非digital線太多: E8 W6 y$ X# g6 D9 {* d5 H7 W
APR又不幫忙,時常弄得頭昏眼花 3 {8 I/ |) e& m) }0 X
DRC debug
3 |+ k: a1 A' J; N! k! r) j在layout的時候就應該要避免這樣的問題! J2 C3 a, e" J- h' r
LVS debug
3 Y# p; V# i- b& n若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題/ c  S2 @: V- d/ @: O7 N; {
當然有時還是會有一些LVS的問題,不過並不會花太多時間$ X% v) H8 R1 c0 {6 ?. p0 ?
比較有趣的是,有些老手在layout驗證過後,會把hierarchy給炸掉 ! u8 p, n- I; p  @; S' P
當有一天你要RE-LAYOUT的時候,TOP先來個LVS驗證OK
- J' u8 e) `. Z進去要改電路,結果sub circuit都找不到
! h( C# D3 n3 V0 u( t) i" @整合 Chip Integration
0 A6 N  l. {) S- j. g8 `) |, E1 b如果整顆CHIP都是自己來那問題比較少,因為自己做的最清楚
2 G2 J; k6 I  f) h一般若是好幾個人一起來,那真的要好好溝通
7 A) I- i1 k5 Z) C要是最後兜不起來就慘了:o 6 I+ R8 u) E: N& C* G) }0 P) i
溝通 communication
4 \6 L2 G- L' ?/ |: o" M- x非常重要
* U; X% R. v2 n+ e. \7 o改圖 Re-layout & f( j7 G+ D: z+ A2 M  u' [
LAYOUT心中永遠的痛 * E" h  s. V/ M0 d) o/ e3 E' e
' i* I" ^; B9 Q) L+ P" h/ _. N
以上...報告完畢
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 樓主| 發表於 2007-5-31 09:53:40 | 顯示全部樓層
Dear 版主大大1 o! x: `: f3 B* l7 q: q7 C6 w& L
0 U4 d3 V6 W3 m( q2 _- ~0 F
這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。
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發表於 2007-6-14 16:37:38 | 顯示全部樓層
各位大大好. v  t4 m4 j4 R% ^0 d
我覺得在Layout時最花時間的工作是....
! X0 m! F8 ?( _- S- ?7 W& Z0 o# j就如同keeperv大大 , 所列出來的事項 ,
( Q2 b5 D+ e1 ?  X' g$ L1 `幾乎每個環節都很耗時並且耗工...
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發表於 2007-6-17 01:33:27 | 顯示全部樓層
我個人是認為"排列 Placement"這部份是最花時間9 b% j/ A: D% n# m+ w
而且是一定要花時間去plan每個block
( e6 y* B% g# N1 x4 d7 N- m+ E0 M若能排得順, 相對拉線少、拉線距離短、面積使用就少" O- m% v& h$ B% J, Q# r
而且和designer之間的溝通更是不能少
. k% z& v. U% K0 b  P2 cdesigner要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
, d. ~/ P! X9 f5 y不然, 到最後只會變成忙盲茫...
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 樓主| 發表於 2007-6-21 16:14:40 | 顯示全部樓層
在下的小小看法# T$ o& q9 {3 L! m- A
      
" S& L  h% ~1 G5 Q. s; N1. Device Create 已經有很多東西可以加速,如 Mcell or Pcell 所以問題不大,有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
8 u* S( W  X1 I- B7 ~9 w* w+ f3 `! O0 @, _8 ]
2. DRC / LVS 只要作的夠久,除錯速度一般都ok ,只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。
, }7 }/ c1 p) p
; \; c6 b9 |: p+ W, ~0 Z' R3.這個改圖的心情,就像是懶床,很想繼續睡,又不得不起床上班!  很想不要改圖,又不能不改。
3 N# A+ J* j4 C7 s: E6 v4 ~' W
* c) C/ k5 s0 t; N, g- e  I+ h% k4. 拉線,目前好像還沒有很特別的改善,沒辨法太自動。------>好累喔 8 U1 @! N# i5 F7 K* E* X

) r, O$ C  A" I0 U5. Placement ,就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排,好的Placement 就像 上面majorjan 說的
0 {# c, t$ @2 Z% m9 m& c   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
) `! T9 Q6 N9 u% }! C    做不好的話,可能後頭線拉不出來或是不好拉時,說不定因此又要重新再排過一次。
7 A! K& ^6 N3 X5 o   所以 這真的是要小心。
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發表於 2007-6-21 16:20:27 | 顯示全部樓層
那我這位路過的版主可不可以問一下.....: S9 L' M3 z5 {# p* Q1 D0 p, H
- l! l' E7 s2 S8 o' ]* I
那一般而言大家覺得,哪家的產品,你們會覺得在 LAYOUT上的時間最短啊....
: B" U3 R* C, J' j2 ~: r9 U* L6 I! {9 v5 j' Y- W4 p6 j5 r
就只是覺得而已啦....或是時間上最長的也可以...
# b, Q  l, c  F
9 z' j: K6 {& |: t, @" a要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~
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 樓主| 發表於 2007-6-21 17:19:45 | 顯示全部樓層
就目前二大主流來說 看來是要這樣比8 r) q5 X. Q! b* }
Laker L1   V.S   Virtuso L     
4 c, Q8 Z0 W7 a0 FLaker L2,L3   V.S   Virtuso XL   8 O4 Z8 ~8 J( S$ a$ v
Laker DDL   V.S   Virtuso GXL
0 Y4 h1 I% t  L* h% U( i$ g1 H3 \; L7 s; I! [
才分的出來。因為各有好壞吧
$ {1 N6 x- l; K+ H7 i2 ^$ l8 A' V  y0 K8 }3 Y3 Y
[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]
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發表於 2007-6-26 15:24:19 | 顯示全部樓層
我個人認為是排列最為麻煩....
6 {/ @  g8 Y0 L2 `以 Virtuso 為例子...8 S: @1 t' b! Y% W, {$ K- w! t! J
排列的位置不但決定面積的大小...
5 W) i$ W" C- R' J5 i7 x" l更會影響到拉線的方便性...8 ^! G8 k$ m7 ~1 z3 j" H. N
以經驗來講...資歷夠久的人..
& d4 F  m# ]5 K* [9 s! C0 G6 M  j可以在排列的同時就想到接下來拉線的方便性..1 P1 p- C" A  |+ o+ f% W7 r  l' N
若排列已經出來了~~接下來的拉線就不會是多大的問題..& g$ e" ~0 P2 t, \! A2 l
因此個人的意見...就是排列最需要花時間
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發表於 2007-7-12 10:22:42 | 顯示全部樓層
我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
, R3 W# S" g% H4 M& `, u7 A3 O8 w* J9 J. S# R5 B
像是一開始在做DEVICE..如果有舊的電路可以參考
+ `1 P8 i  c5 H5 N
' U3 r7 j! E6 f  [甚至可以直接套用 那當然是省事的多
2 X8 ~; |- x( b% E! h( v
' L4 {0 s9 w8 B2 {否則 還是一個個去建 感覺滿麻煩的^^"* m8 y: a' v  R9 t3 b1 G- }: P2 x

) C* `/ B5 ]9 r2 N1 a而 元件排列這方面...
6 U: I5 }5 s& ~3 [5 N2 Q, M9 ]. c; n$ D. m' J3 c2 }0 c( k/ ~( p
考慮到 拉線的便利性 面積大小 以及 電路特性等等問題1 s1 U7 i$ d, i+ A$ o/ H: g
& q( C7 N6 ]1 Q( w3 h  \- W
要是電路看不多 經驗有點不足
0 c2 O0 }4 W7 D. s! M% J3 T* z1 O+ p$ I
在排列元件上 或許會比較花腦筋吧~

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參與人數 1Chipcoin +5 收起 理由
heavy91 + 5 希望你能繼續分享心得..^^&quot;

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發表於 2007-7-23 18:52:59 | 顯示全部樓層

劃 well, 最頭疼

元件有 pcell, 連綫有 line, 就是劃 well,最讓人頭疼
& W$ W! W1 v" N' e有沒有什麽好的辦法?
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發表於 2007-8-17 11:28:19 | 顯示全部樓層
我是剛入行的新手,還不太了解這些具體的東西( F$ f0 [1 l( ?, s% t
希望能跟各位大大多學習學習
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發表於 2007-8-22 14:48:46 | 顯示全部樓層
剛入門時我覺得排列零件是最頭痛的1 q6 Y" B0 ?* {  ^! `' d+ p  ?3 ?
但日積月累後會漸漸順手,之後所遇的問題
, {; K& F/ l, c6 K' T會因產品不同lay法也不同,現在的產品變成是
6 ~' [  |3 O4 e+ p3 x# E拉線是的的惡夢啦...
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發表於 2007-8-28 11:04:09 | 顯示全部樓層
個人覺得的是排列,從block內的device排列就可以+ Y# t$ V% H4 R: U1 w1 A* I
看出這個block是扁是瘦,進而要思考對週邊其他block2 a* j1 U2 j- S$ f, p
的影響,也會因此考慮到chip的整合.
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發表於 2007-10-16 10:05:48 | 顯示全部樓層
个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
" }7 f' N% K; W( p, }这些准备工作包括design rule 的学习,充分了解客户的意图。再就是我把placement也放在准备工作当中,很关键的一步
4 H0 ~) O# r# O! b  U& Rplacement对后期layout是否顺利起很大作用,placement根据自己的经验,还要考虑客户改版的问题。: s* D* y5 E8 v
由不到之处请指正
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發表於 2007-10-16 17:04:34 | 顯示全部樓層
我個人覺得溝通及排列是最花腦筋的,( ^6 B1 O/ I% @( \! ~% A, W9 s
像零件的限制及板材的限制
4 f6 V$ Y( o6 ^3 V都會有所影響
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發表於 2007-10-18 22:48:24 | 顯示全部樓層
我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的6 |; v! F+ j6 s: d9 q
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
- _2 P6 a+ @! C7 k0 Pdesign rules 錯誤就不太容易發生,LVS則是接線的問題了
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發表於 2007-12-19 19:17:28 | 顯示全部樓層
目前我只是學生,做過的LAYOUT數量也很少。$ B0 J8 u, r) D+ M
所以這只是我個人的看法嚕,我覺得LVS的Debug最難。
! ]4 j/ J; O) ]因為如果是DRC或許有時候會顯示出錯誤的地方,但是LVS只能慢慢看Report檔4 F* C! R7 s! o, q. x
這個對我而言真的是滿辛苦的工作。- x* O6 ^% I9 H" K2 k6 b
不過,找出BUG並且解決這種感覺,真的是爽阿。
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發表於 2007-12-24 15:01:13 | 顯示全部樓層
我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!
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