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回復 #17 happpyend 的帖子
 3 h" c& }9 n. {! O+ R6 _
(1)8 x! r8 o5 u3 _6 T+ n
ERROR: Error in board description file (step device/TAP), I8 ~- @! y* _: Z9 v* ?9 }
$ U2 u- U6 v* T/ w' y* M6 U指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
6 Q( ^& K) T/ [7 W3 U1 ?) F" C
* y9 Q' [& f1 l2 f(2)4 {6 V6 L! g9 a. V* w
利用procards utility燒image到JATG與memory mapping無關; D2 i' {: u, b6 F3 D* ^& {, H+ `
X6 J8 A- g. V6 {4 ]$ ^5 t
(3) s+ O/ J- V) u- ?' ?8 A8 z( s$ u7 P
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事
+ C# O8 r1 ^* l+ l" _' C8 H; Ra. boot時FPGA從PROM中load那一塊image
2 ~# ^) y) g/ A* H' X6 [b. FPGA在memory中的address配置
4 `" S, b: p2 a6 t' F& q& K$ w2 S% H2 L- O( r7 T H |4 E
(4)
# [2 s+ a. Q7 y9 j$ j8 bStep3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
* x9 V$ u9 S4 _( b( V* n, ` G0 L% kProcards utility的pdf多kk就懂了
7 C: W# e( O9 i* \- V
% p4 O. T. y, |% n0 `) N! l& h(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk K2 }& P5 u+ e* b# a0 i" H9 `
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
- t# T% ]" H: Q, E0 H0 |# n+ i當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM8 {8 o2 z& T0 `$ h! `6 W
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據% e" b) q3 O' @( [3 F
]0 A+ }) `0 {" T: z! h
(6)& M: D: P. {. b7 S/ D
你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
; ~% G% F4 X, M4 R' z+ Z
3 _* S7 m6 G* R4 R! Zboard file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
