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目前看過的Tool : % e4 ?. O# S. z3 y* T( f; I" T
SynaptiCAD 12.06a , QuestaSim 6.2b ( Mentor Graphic ) , 這兩個都可以在"網路"上找到
$ a) G- J- y% r% B1 a5 S3 m a9 X3 k; y- F, J* @$ h5 e
SystemC level 比較上算是 HW&SW的 co-sim , 如果要看IC behavior 比較上用SystemVerilog較多
% w4 t( x6 H6 ] S! X不過TLM model 倒是兩者都有人建 , 如果看AVM ( Cadence 推的verify 架構 ) , 他舉例子
* X. N" c5 Y" R( R1 w會SV( SystemVerilog )&SC( SystemC )都有舉
: E5 H; C0 y: i* ^7 ?7 v; ]4 O' v* R7 Y7 e$ y5 `9 M. z2 p% l
SV最大支持者是Synopsys , 他推的VMM就全都用SV當例子講解了
( T! J0 J2 s4 \所以VCS新版的能不能跑SC就不知道了(VCS一定可以跑SV是確定的,SC我猜也許可以吧 )% h/ w, L) t) y
' w0 X9 \8 I$ `. o3 _4 `% W O* I
Cadence的LDV因為不太好"找"不知道支持到哪 |
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狗仔卡
發表於 2008-2-29 10:43:10
顯身卡