LDO 的 PSRR

monkeybad

為什麼 LDO 會要求高的 PSRR?

A: LDO功能是要把高電壓(Input)降到低電壓(Output) 在供给IC使用 當然希望Output電壓能很穩定 不受Input電壓變動而變動
所以PSRR(Power Supply Rejection Ratio)越高越好囉 表示LDO電路越不受Input電壓影響  

若PSRR不夠時，對系統有什麼影響?

A:若不夠高 就表示Output電壓會隨著Input電壓改變而改變
舉例來說 要把3.3V降到1.8V的LDO 所以不管Input多少電壓 IC都希望得到很穩定的1.8V 若因為某種因素 Input 3.3V 降到3V
而Output電壓我們希望仍能很穩定的輸出1.8V 若PSRR不夠高 那可能就只得到1.78V

高PSRR 的 LDO 要如何設計?

A: LDO的架構 一般都是用一個VBG電壓當參考電壓 在接到一個回授電路(通常是一顆OP和一個MOS和電阻) 藉由調整電阻比例而產生所需要的電壓

PSRR要高 與回授的loop-gain有關 loop-gain越大 PSRR越高 所以OP的gain越大越好
當然產生的VBG PSRR也要很好 可用OP架構的Bandgap circuit產生 會得到比較高的PSRR
有一些特定架構會得到比較高的PSRR 例如PMOS+具有NMOS input device的OP
可參考文獻 "Analysis and Design of Monolithic, High PSR, Linear Regulators for SoC Applications" IEEE paper裡面有更詳細的論述

這麼高的PSRR要如何測量?

A:應該是從VDD灌一個低頻的sin波 再從Output量測sin波的振幅  在把Output sin波振幅除以Input sin波振幅得到PSRR

量產時，是否可以百百測?

A:什麼是百百測?

在追求 Low Iq 時，這些高PSRR的LDO不是更難設計嗎?

A:應該不會吧 低電流的時候 電路電晶體的Rout應該會更大 所以OP Gain應該會更大 理論上PSRR應該會更高 不過能抗雜訊的頻寬會更小就是了

[ 本帖最後由 monkeybad 於 2007-4-11 12:18 PM 編輯 ]

monkeybad

恩恩 量測方面因為本身沒有什麼經驗 所以只是直觀的用定義去想 沒有考慮到示波器能不能產生這麼精準的波形 還有量測儀器的雜訊

不過我有一個想法 也許可以參考看看 就是不要從時域去量 而用頻域去量測

在VDD灌一個1k 振幅0.1V的sin波 (振幅在不影響LDO正常工作的範圍)
然後量測Vout 用示波器對灌的訊號和量得的訊號sample取樣 然後對信號做FFT(快速傅立葉轉換)
信號能量會都集中在1k的頻率 把兩者在1k的頻率的頻譜能量大小相除得到比值 所以PSRR=20*log(比值)

在時域上 若PSRR=60 則訊號為0.1mV 因為示波器量得的訊號有雜訊 雜訊的振幅可能也在這個等級 所以在時域上看不出訊號大小
但雜訊是white noise 能量打散在各個頻率 所以透過FFT 應該可以讀出信號

當然我自己沒試過啦 這只是個想法 實際上到底是怎麼量的 還請各位先進有經驗的提供意見吧

[ 本帖最後由 monkeybad 於 2007-4-13 11:39 AM 編輯 ]

monkeybad

感謝evantung提供量測的經驗!!
是否能再詳述應該怎麼測量和步驟 需要使用什麼儀器 以提供給其他網友更詳細的資料與幫助?

另外對於為什麼要有非常高的PSRR 可參考網站
http://tech.digitimes.com.tw/Sho ... AD482572210057A6C3#

因為在高精確度的類比電路，例如PLL裡面的VCO、高位元解析度的ADC、DAC、音效放大器等等，這些電路的供應電源雜訊，會對所傳輸的類比訊號有所干擾，所以希望能有非常乾淨穩定的電源，這時高PSRR的LDO就派上用場了!