Trimming method?

DennyT

Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
  L0 Z- Y" Z' e2 ]& sCurrent Trim可以合併在wafer test時實施, 花費不大.
5 e( ^1 ]  u1 P' Y# Z  [Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
4 k% O3 _# [! `而trim step又得考量system的精度要求
" Q5 l/ r. K/ @+ ~! Y4 b最後就決定了需要幾個trim PAD來達成上面兩項要求

一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.

不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷,
2 N  [' f! `4 E* |6 ]封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上
方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了...

後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不
6 y9 s6 R" w  ]. y+ N; i9 c' k9 G0 {絕到大陸客戶夾O蛋的人潮...

DennyT

其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.

& n# J. M! x9 `至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.
電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.

# _: n5 i) K, P2 x超出規格外的IC開蓋後是否回復spec內?
2 N; ~5 c6 Z! Y" j. T是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
1 D5 o& I* y) A否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.

. f0 q1 ^& b- T) \2 B7 u% n將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
! P6 t( l+ m1 q5 V, e' _如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".

DennyT

Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,
( n  h3 s  p2 k' `5 w8 `trim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
4 @0 y$ Q9 D% k量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE
' L# j% {8 X2 [, g+ V都trim到離ideal value最近的區間, 留阿收比給封裝.
5 R9 K$ W4 u1 q) j5 @
不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD
output buffer太弱, 連金線的RC都會改變輸出?

$ N& o& A: T4 F! {$ f5 c另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,
不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
8 z! n4 b7 }7 {- E鑽石刀片老化, 增加耗材成本...
) z3 H2 [6 b; h
[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]

DennyT

哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般,
& q4 z% f' g1 f$ o任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
的大公司, 那就不如回家種田算了.

DennyT

原帖由 sjhor 於 2007-4-17 08:19 發表
+ `$ l& v, g( O4 ^& A/ k  J4 Z
2 ]% l" f5 v0 |. M& K所以  相當討厭! trim 不准  還有機會修改
! k5 B8 K6 @9 R不過  常態分配變胖  似乎就沒輒!
當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖
/ i8 B1 |% x7 t9 rdie 太小  不適合 coating! 否則會好一點! 餘略 ...

由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。
( q) a' S: b& j* R8 L
6 ^: T2 b( l4 E這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。
' g' s" `( M$ @5 Y5 j. F# V

原帖由 cktsai 於 2008-1-10 19:34 發表
Trim PAD lay 在 scribe line 早在1998就被申請專利了

反正封裝後的DIE也沒scribeline，要抓包的難度不小。