Trimming method?

sjhor

類比IC設計   有ㄧ個很不好的宿命!  就是很多的時候都需要 trimming!
6 z" B9 q9 i# r" M5 p4 d, b9 [" m不管是 bandgap voltage reference?  LDO? ADC? DAC? ........ 等等許多東西都逃不出  trimming!
/ A9 O- t/ n" _) E. W所以  trimming 是類比IC的 不可磨滅的痛

Trimming 的方法:  不外乎是  laser & current trim! 是否還有其他的方式?
: R  h% r6 D* F: OFuse 的材料不外乎是: metal, poly, zener diode? 是否還有其他的方式?
# h" d; {7 c! F8 E! y/ @4 P' g5 C
# f; s* H5 O( S, o4 m" A; U5 Q  eRepare  rate 又是如何?

8 Y; }$ s$ n( Q這些種種的問題，都困擾著 analog IC 的進步!

所以  希望大家  不要令惜分享既有的經驗!
5 b/ d8 w( j. U* T8 b
你的經驗就是知識的來源!
3 ]# w% x9 I# i5 o) Q+ c& m5 M3 F
以下是 Fuse & Trim  的相關討論:
poly fuse 的問題
e-fuse?  
, J% M* F1 @0 @6 U, e, U% Npoly fuse 大約多少能量便可以燒斷?
' j! i9 N( L( p: \  B$ x如何判断poly fuse 已经blown  
有關poly FUSE的不錯paper給大家參考  
; W- G, E# ^  d, ^# e; a, M5 ILaser Trim
做完laser trim後內部的電路被打傷的情況嗎？  
& n) P5 Z! V; e0 V9 WCurrent Sensing Resistor Trimming!!   
, Q/ w0 S. N) b请教做laser trim的注意事项  
. B. L5 p/ A7 aCurrent trimming 要如何做呢?  




[ 本帖最後由 sjhor 於 2009-3-17 06:37 PM 編輯 ]

stanley547

感謝大大分享  努力學習中

DennyT

原帖由 sjhor 於 2007-4-17 08:19 發表
9 I8 N3 `0 L1 E. E! Y( i4 _- F5 u# A
% _4 k$ k9 C6 f* _7 O* r/ _) C所以  相當討厭! trim 不准  還有機會修改
不過  常態分配變胖  似乎就沒輒!
+ E' E, @; P. N# u+ T* R, a) Z當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖
0 V' h  t. Y/ t1 n: I) @* Tdie 太小  不適合 coating! 否則會好一點! 餘略 ...

' d! f& w4 }2 k9 A3 l9 I
由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。
6 ?" z% a" @. n8 h; r$ G, z0 V
- R3 Q5 Z- @/ D' r這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。
8 P5 u) _9 v8 C! H. [
, M7 @* I+ S# a3 ~* d

原帖由 cktsai 於 2008-1-10 19:34 發表
Trim PAD lay 在 scribe line 早在1998就被申請專利了

5 C' r1 l3 w) x# Y) v5 i& ^反正封裝後的DIE也沒scribeline，要抓包的難度不小。

sjhor

這是以前厚模電阻常用的 laser trimming 的方法!
他可以將電阻的精確度提高到很高!!
以前的 Analog Device 等國外的做 ADC 廠商常用這種方式!!
但是國內的晶圓廠比較沒有這種的厚膜電阻!!
且這種方法的成本比較高!!  所以現階段的 designer 比較常用燒斷的方式!!
: o1 U" ~7 P4 i6 N8 M3 u比較簡單易懂  也比較耗設計!!

sea

各位板上前輩,
0 l! ]" s2 a) a  y& Z) [我之前在fab工作 現在在讀書
做類比線路的教授正在教DAC, 提到R2R ladder的電阻 需要阻值相當精準
所以他問我 製程中如何控制阻值
* V. d/ o! |3 S6 r我所知道的電阻 是用poly silicon做的 同道光罩 同道蝕刻 同樣的implant 在同一個die裡幾乎不可能阻值不一樣
( F/ t. O- m$ H' U# |; i: K後來才知道 他問的是laser trimming 這我就不了解了 應該是封裝測試廠在做的事情吧
; ^% Y9 M- ?- K. R我看了這個影片 大概知道那是怎麼一回事 但還是很多疑問
/ e3 @0 s4 g% e8 Whttp://video.yahoo.com:80/video/profile?sid=2906735&fr
首先 這看起來是一顆一顆的 chip resistor 這方法有可能用在ic上修整電阻嗎?
因為在fab出廠時 poly 早被密密麻麻的金屬線層層覆蓋 無法用雷射修整得到poly層吧
有可能細微調整熔掉一點點poly嗎?
5 Y. ~2 z8 n3 X  k  J- n0 I或者 難道這種產品用top metal做電阻 才能用雷射修整? 我沒看過這種產品 這樣的金屬電阻不會太小了嗎?
8 u' V. }: J$ R" y0 G更何況 我認為用光罩做出來的 應該已經非常精準了 很難想像如同影片那般用雷射修 可以做得比光罩精準
1 D3 G4 |" x9 E( a4 `0 p" {所以 是否ic的雷射修整 頂多就是燒斷fuse這種讓它繞路這種方法  沒有細微修整電阻這種方法?

  |- h7 U- x4 f& b- A煩請各位前輩回答 謝謝

cktsai

Trim PAD lay 在 scribe line 早在1998就被申請專利了

DennyT

哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般,
4 P7 \& z+ [6 K& X. n. {2 Z0 l任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
0 q0 P  Q4 T8 N* \) ^/ n3 H9 G% i的大公司, 那就不如回家種田算了.

sjhor

fuse & fuse PAD 應該都是無驅動的能力!  他只是電阻分壓的 ㄧ段!
* Y) D" t  m2 Q! Y0 P在省電的拷量下   這些的電阻值都相當大
6 a- S# G- N8 x連 probe 的 RL & CL 都會影響!

' q3 m: z9 F1 a2 W0 S. a$ g所以  相當討厭! trim 不准  還有機會修改
不過  常態分配變胖  似乎就沒則!
, P' u; f* o5 `( G( ]; z" u% ?當然  我門也 trim 到更精準的  膽只要封裝之後  就會變胖
die 太小  不適合 coating! 否則會好一點!

trim PAD是可以lay在scribe line上的, 友申請專利的價值唷
5 A. a0 Y) D- t6 i; b0 k不過  要先給我用  因為已經曝光了!
' ^& X; s" t1 t- O, \; Y
[ 本帖最後由 sjhor 於 2007-4-18 09:11 PM 編輯 ]

DennyT

Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,
trim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
% Q1 {" U) h- r/ ~9 g7 V; ]8 ^量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE
都trim到離ideal value最近的區間, 留阿收比給封裝.
; l0 }* [; d9 A7 D' j/ h; c: ~
; h. N) l) N1 {1 [4 O9 j4 o不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD
output buffer太弱, 連金線的RC都會改變輸出?
8 J1 U# E2 s, W9 u: {
另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,
不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
鑽石刀片老化, 增加耗材成本...

# V3 g( d' \* A: B) `- }) _3 ~[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]

ssejack1

積碳是有可能發生的!
1 @5 F: T) F5 a% g- q4 u" x因為 probe card 的探針如果太髒 ( 雜質, passivasion,....)造成與pad contact 較差, 由針尖放電造成,積碳後當然就慘不忍睹了! 沒 trim 到是還 OK 啦!, trim 的要斷不斷就.....@#%&*!!!

sjhor

感謝  DennyT 大大詳細的回覆!
& ^  Q' w4 l0 @1 O* m2 x0 S你的建議  我改天會去試一下!
積碳這個問題  應該很多人都會有這個問題
% @6 i. M0 i& |9 ^3 Q! q$ o因為測試機台都有清針的設備!
7 |& R" T* @+ \- J不過會造成這個原因  應該跟  fuse 的 layout 有相當大的關西
) E" L" c+ k  m! B所以  若大家有這方面的 rule 或是經驗  請提供出來
3 P7 b1 a0 ?4 W  r5 s非常的感謝
超出規格外的IC開蓋後是否回復spec內?
! V% r9 z: R) v- K! b" V! ~4 l7 k是!  會回來，Offset 部分我們可以改善! 但是常態分配變胖的部份就非常討厭!
因為查不原因!

DennyT

其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.
: r2 r; ?7 \- {6 Q/ e3 I% J
; E+ U2 s% o2 i; `: A% b至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.
電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.
  w& C& f' g) v# R& ?8 C) v. T
2 S) [* r3 ^. V" b" p超出規格外的IC開蓋後是否回復spec內?
& Q: P0 R5 X( O. w是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
  w" E. w: A, n否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.
/ {( K1 @& E* _1 Q% v7 X% H4 ^
+ a8 z8 F2 t7 Z將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
1 a6 E6 i9 K( u2 E8 p如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".

sjhor

原帖由 DennyT 於 2007-4-8 11:30 PM 發表
  }% _8 l6 f+ V# c4 z7 o  gLaser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
Current Trim可以合併在wafer test時實施, 花費不大.
- Q* K9 u- e- E6 ?7 {  v  E1 s7 LRepare rate需視你設定的trim range是否能cover foundry最大製程漂移
8 f: f6 P! d0 S$ w: \  {而trim step又得 ...

感謝回覆!

. U6 c% t0 K) v4 Z. ^0 HCurrent fuse 因為需要長PAD 所以面機會比較大!
Laser fuse 不需要長PAD  所以面積可以做的比較小
$ F3 p' K9 q2 D+ e7 ]/ v) o: f- q# A
$ ?5 ]5 U+ g4 d  LCurrent fuse 比較方便  但因為有積碳的問題  所以要清針
1 Q/ A8 ?, n7 j% Q/ @' R  `- s# O8 |7 [Laser Cut 不需要清針  但需要較貴的費用  而且需要CP1 & CP2 測試比較麻煩! 因為CP&LASER機台通常不在同一部
: a- P3 N" F0 [2 s# I% K
1 A3 O9 T7 J9 o# l8 N# U清真要多久清一次比較好?
Trimming 完畢經過封膠後  依然會有漂移的現象如何解決?
2 I1 D) B* G% Q( l也就是  河於規格後封膠  結果會有ㄧ定的比例  還是會超出規格之外  真是很傷腦筋!
  l% [: i" {, a) Y8 w除了以上兩種方式之外  是否還有其他種方式?

DennyT

Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
9 |' |7 l; K, a) OCurrent Trim可以合併在wafer test時實施, 花費不大.
. R8 k3 V$ {3 o. D) i/ NRepare rate需視你設定的trim range是否能cover foundry最大製程漂移
+ ?) c6 Y" M6 P- t* d而trim step又得考量system的精度要求
8 ^4 _6 V; {% ^0 C" l/ Y# m/ }$ w最後就決定了需要幾個trim PAD來達成上面兩項要求
8 T$ T3 Y8 \! _" y# i: Q
一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.
5 ]7 [  v2 O9 k, i$ z: t( J
, r1 Y7 h' k$ D$ K# o不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷,
/ y+ e8 c$ a6 M4 q! x. k( c封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上
方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了...
; U/ }6 d& |- S2 p: I6 V: N
後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不
; u. i1 f9 A+ D絕到大陸客戶夾O蛋的人潮...