很怪的layout的錯誤！

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
' N/ e/ ]+ |* R) {% F- ?, B又,請問您是用哪種製程呢?

. N' k; m. d& N' M) z看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
$ E. L6 r* n1 W+ X( E& c                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
- @+ w5 D: E( b4 U' s  ~! d. x2 D都顯示了check abort的訊息.
* L' a; E% k* Z# X& J6 A0 e4 y另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
7 i8 r' m# f5 C  a且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?
7 _# a" O3 g4 q' c! G* d
" j$ @) F7 q  t; K* ]- y/ f若您使用的並不是以上我所提到的由CIC提供的製程,
! _' E2 f& o/ w+ n) s那...我再想想辦法,看如何能提供你關於此問題的解答.
+ {% ]8 ]# l. z1 |: V' K
" E: K+ {" b6 C/ X0 s" c7 [6 R3 l嗯...我不知道在這裡留下我自己的email address是否會違反版規,
4 A0 F0 O  C  E% U! T+ I所以我暫且不留,若您覺得我以上的提議可以接受的話,
# F* |8 h7 E& D0 n! V4 `$ [9 t請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.

' r8 c. `5 Y7 Rp.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
) T- x* s" v1 n7 E* {4 W! ]另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
! Z4 E% L0 n# ~2 J6 v; X; {祝您順利!!