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樓主: addn
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[問題求助] uart 16550 FIFO問題

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41#
 樓主| 發表於 2007-3-23 11:02:18 | 只看該作者
您好
' j) S, i* H! V% l依讀取狀態來說,/RD負緣鎖住empty訊號7 h1 V1 H7 g, r% T
而剛好發生metastate,且剛好時間超過/RD默波的週期" v  L$ A# U0 S; T8 r0 ?5 n# ]
那讀取到的empty不就是錯的嗎 如下圖

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x
42#
發表於 2007-3-23 11:42:09 | 只看該作者
這是因為2個clock之間所造成empty信號不滿足於那個DFF的setup time跟hold time.所造成的. 所以問題不在於那個DFF會輸出unknow state, 而是如何提供滿足於DFF setup time and hold time的empty信號才是, 如果是我的話我會回到引起問題的地方找答案, 不會去看那個DFF的輸出
43#
 樓主| 發表於 2007-3-23 13:43:22 | 只看該作者
您好# x) Y  T2 l: c- X7 U2 I
所以是否如我37篇所講/ m( ]' i2 O6 ]$ P; f
這樣的設計會有問題,因為無法保證發生亞穩態的時間
% E' P9 y4 r- e) a比/RD,16*BAUD週期短( ~6 \3 f* b# I9 v( t% d
4 Z1 X$ W' ?* f+ h; B
那麼這個問題不就無法解決,因為empty可能再任何時間點
( [- i( h# L6 k' i發生變化,而/RD脈波也可能再任何時間發生* R7 u$ x. {$ x  |% u% H5 {
0 W& `# m6 O1 G& x5 Z$ V
請問這樣的架構,有什麼方式可以解決這個問題
; q* S' v% l. n0 v% ]7 w- b! Y6 S& Q7 v- W0 `/ z+ ^* [
謝謝
44#
發表於 2007-3-23 14:33:38 | 只看該作者
就依我看來, 我們二人討論的這些篇幅內就可以湊出答案了, 給你一個建議, 你可以上www.opencores.com下載完整的16550 VHDL source code, 看一下別人是怎麼做的.4 {& s8 y) R4 i! p; r3 H
0 C" Y3 M) K& Z: V$ B
另外, 你可以試著用自己的想法做看看, 把TX loop back to RX, 然後接個uC寫個程式測個幾天看看  ^( y/ |9 L% h( e: Q
, a; N# V' a1 ~( k
也許這樣子會比我們在這討論的有效多了
45#
發表於 2007-3-27 10:46:51 | 只看該作者
在opencores內是不用註冊的, 直接以cvs下載就行了

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46#
 樓主| 發表於 2007-3-27 19:30:40 | 只看該作者
原帖由 tommywgt 於 2007-3-27 10:46 AM 發表
- o4 O8 L7 c- L# j( t' j$ G在opencores內是不用註冊的, 直接以cvs下載就行了
0 r! }% @1 H5 |# f1 J* Y+ |/ O- a

8 G) O6 |* l3 a' g5 Z5 u原來是要選cvs選項就能下載
1 d: ~1 X1 q, N0 w# }* _8 |! V7 ~/ j( }. e% b
謝謝 版主 大大回覆
47#
發表於 2007-4-10 17:18:22 | 只看該作者
你找找這篇文章,simulationg and synthesis techniques for asynchronous FIFO design ,by clifford E.cummings。這是一個很好的文章,肯定對你有用的。資料不在我身邊,所以不能帖上去了
48#
發表於 2010-2-1 10:03:59 | 只看該作者
好深奧的一堆問題...有看沒有懂= =
49#
發表於 2010-8-15 08:33:22 | 只看該作者
不知道有沒有類似過慮器的架購,謝謝!!!!
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