uart 16550 FIFO問題

tommywgt · 發表於 2007-3-9 19:56:47

我來回看看好了...

這是我剛想了一下畫的圖你先參考一下

tommywgt · 發表於 2007-3-9 20:07:12

大部分都跟你想的差不多

那些信號也先估且如我假設一般
wen是RX收到一筆完整的資料時所送出來的
因此我想rptr 跟wptr會像這個樣子(這些都是我直接key的, 語法跟細節再麻煩你檢查一下)
prptr:process(nSysRst, nrd)
begin
if nSysRst='0' then
      rptr <= "00000";
elsif nrd'event and nrd='1' then
      rptr <= rptr + '1';
end if;
end process;

pwptr:process(nSysRst, wck, wen)
begin
if nSysRst='0' then
      wptr <= "00000";
elsif wck'event and wck='1' then
      if wen='1' then
         wptr <= wptr + '1';
      end if;
end if;
end process;

假設buffer長度是16的話, wptr跟rprt為什麼都要用5bits 呢?
你一定猜的到主要是為了判斷full跟empty, 後面的code會拿來判斷

tommywgt · 發表於 2007-3-9 20:12:35

直接key怕按錯的話會消失, 所以分段key

Read buffer部分

--read_buffer
with rptr(3 downto 0) select rdata <=
fifo(0) when "0000",
fifo(1) when "0001",
fifo(2) when "0010",
fifo(3) when "0011",
fifo(4) when "0100",
fifo(5) when "0101",
fifo(6) when "0110",
fifo(7) when "0111",
fifo(8) when "1000",
fifo(9) when "1001",
fifo(10) when "1010",
fifo(11)when "1011",
fifo(12) when "1100",
fifo(13) when "1101",
fifo(14) when "1110",
fifo(15) when others;

tommywgt · 發表於 2007-3-9 20:18:11

write buffer 部分

write_buffer:process(nSysRst, wck, wen, wptr, wdata)
begin
if nSysRst='0' then
      for i in 0 to 15 loop
         fifo(i) <= "00000000";
      end loop;
elsif wck'event and wck='1' then
      if wen='1' then
         case wptr(3 downto 0) is
            when "0000" => fifo(0) <=wdata;
            when "0001" => fifo(1) <=wdata;
            when "0010" => fifo(2) <=wdata;
            when "0011" => fifo(3) <=wdata;
            when "0100" => fifo(4) <=wdata;
            when "0101" => fifo(5) <=wdata;
            when "0110" => fifo(6) <=wdata;
            when "0111" => fifo(7) <=wdata;
            when "1000" => fifo(8) <=wdata;
            when "1001" => fifo(9) <=wdata;
            when "1010" => fifo(10) <=wdata;
            when "1011" => fifo(11) <=wdata;
            when "1100" => fifo(12) <=wdata;
            when "1101" => fifo(13) <=wdata;
            when "1110" => fifo(14) <=wdata;
            when others  => fifo(15) <=wdata;
         end case;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:37 PM 編輯 ]

tommywgt · 發表於 2007-3-9 20:31:43

最後是你最關心的部分
我先做些假設
1) /RD動作時狀態不能改變
2) wen動作時也不能改變狀態
如果只有這二個case的話以下這段code或許可行

status:process(nSysRst, wck, wen, nrd, wptr, rptr)
begin
if nSysRst='0' then
      full <= '0';
      empty <= '0';
      flag1 <= '0';
      flag4 <= '0';
      flag8 <= '0';
      flag14 <= '0';
elsif wck'event and wck='1' then
      if wen='0' and nrd='1' then
         if wptr/=rptr then flag1 <= '1'; else flag1 <= '0'; end if;
         if wptr=rptr then empty<='1';  else empty<='0'  end if;
         if wptr(4)/=rptr(4) and wptr(3 downto 0)=rptr(3 downto 0) then full<='1'; else full<='0'; end if;
         if wptr-rptr>"00011" then flag4<='1'; else flag4<='0'; end if;
         if wptr-rptr>"00111" then flag8<='1'; else flag8<='0'; end if;
         if wptr-rptr>"01101" then flag14<='1'; else flag14<='0'; end if;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:52 PM 編輯 ]

tommywgt · 發表於 2007-3-9 20:33:41

前題是wck的clock rate比/rd高

好像也沒思考太多, 直接key的, 有什麼問題再討論好了...

tommywgt · 發表於 2007-3-9 20:39:03

好像跟之前討論的結果有很大出入...管他的, 你看能不能用比較重要...

addn · 發表於 2007-3-10 22:53:27

謝謝版主大大提供的參考範例

將code研究後,發現可能會有一些問題,所以將問題po上跟大家討論

1.
版主之前的兩個假設 "/RD動作時狀態不能改變"及"wen動作時也不能改變狀態"
這兩個case是發生在best case,可是還要考慮到worst case就是/RD,wen同時發生
wptr及rptr同時發生變化,同時兩者又互為判斷來源依據之一
2.
由data sheet看起來,實際在操作上未必能符合wck的clock rate比/rd高
假設wck的clock用16xbaud rate或者直接用1.8432 Mhz,由下圖可以看出
資料讀取週期RC最小280ns
3.
full,empty,trigger level等訊號之設定清除由wck觸發同步,可是當讀取週期
小小於wck週期的case,會有問題,以trigger level造成的INTR來講
當FIFO裡的資料都被讀完了以後,INTR不會立即變0,而要等下一個wck的時間
而這段時間不會造成多餘的中斷被執行嗎

tommywgt · 發表於 2007-3-10 23:42:10

第一個問題我想已經不是什麼嚴重的問題了

第二個問題, 如果你不介意把外接的clock接高一點的話也就OK,不過可能就無法達到你要的相容性了

第三個問題還是clock rate的問題

第一個問題留給別人回答好了...
2~3問題的確是問題沒錯, 誰來接手一下呢?

addn大大一直都很細心, 做什麼的呢? 不介意的話請addn大大自我介紹一下! 讓大家多認識你一下吧!

tommywgt · 發表於 2007-3-12 19:55:51

有關非同步電路, 先給你一些參考吧!

[1] Bernard Cole, “Asynchronous logic moves toward mainstream acceptance”, Embedded.Com, March 2006. [link]
[2] Chris Angelini, “Asynchronous Logic - Who Let The Clocks Out?” ,Computer Power User, May 2005. [link]
[3] David Geer, “Is it time for clock-less chips?”, IEEE Computer Magazine, May 2005.
[4] Website of USC Asynchronous CAD/VSLI group. [link]
[5] “Epson develops the worlds first flexible 8-bit asynchronous microprocessor,” Website of Epson, Feb. 2005. [link]
[6] “Asynchronous array of processors chip presented at ISSCC 2006”, EETimes.com, Feb. 2006. [link]
[7] I. E. Sutherland, “Micropipelines,” Communications of the ACM, Vol. 32, Issue 6., pp 720-738, June 1989.

addn · 發表於 2007-3-12 21:33:33

版主大大謝謝你再提供這些參考的資料
我會好好的找來研究看看

我本身目前不是從事電子相關行業,不過對於
FPGA/CPLD,HDL,數位邏輯設計及單晶片等
都很有興趣,之所以要寫16550 code主要是想
挑戰看看自己能不能寫的出來,不過似乎沒那麼容易

FIFO這部分我有上其他討論區問過,可是都沒人回覆
感謝版主願意跟我討論這個問題

再次謝謝啦

tommywgt · 發表於 2007-3-13 09:31:02

SORRY...上次回時也沒想那麼多
不過那些問題總有答案的, 希望各位潛水的版友高手可以幫忙出點意見
不然的話就變成只有我們二個人在討論了...

過幾天沒人回時我再找個時間來回吧!

addn · 發表於 2007-3-15 23:46:35

您好
最近想到一種架構,用來做FIFO不曉得可不可行
如下圖所示

先就full,empty討論,trigger level不管
讓/RD脈波,16*baud rate週期大大於亞穩態出現的時間

1.用額外bit(valid_bit)來指出register是否有資料寫入
  當寫資料到FIFO則相對應的valid_bit會一起被設定為1
  當讀取FIFO,相對應的valid_bit會被清為0

2.wptr及rptr用bin count

3.full將所有valid_bit取and,empty將所有valid_bit取nor

4.讀取狀態empty時,/RD下緣將empty訊號鎖住,如此在讀狀態時
  worst case(有一筆資料在FIFO可是讀到的狀態是空),這種case
  出現的機會不會太頻繁,就算出現也不過延遲一個讀取週期而已

5.16*baud rate下緣鎖住full,接收狀態機16*baud rate上緣動作
  當接收狀態機要寫資料到FIFO時,如果遇到full(lock)=1時,下一個clk
  週期再判斷一次full(lock)如果也是1,則判定FIFO真的滿了,否則直接
  將資料寫入FIFO,如此就可避免可能會發生的worst case(當FIFO還有一
  個位置是空但被判定為已經滿了的狀況)

以上的推論不曉得是否正確

tommywgt · 發表於 2007-3-16 09:28:56

看起來是個好主意

如果不管coding style的話, 這個想法很好

相同的, 如果不管coding style的話, 我也有另一個想法一直沒貼上來, 就是使用dual edge在/RD下降綠去記錄狀態, 在/RD週期可以讀到穩定的值, 另外在16x baud的上升跟下降綠也分別去update狀態, 有需要的話可以使用2組buffer length給二邊判斷, 我想這個方式也可以解決你之前問的3個問題. 不過還真的非常的違反coding style rule.
跟你的方法比起來, 我的方法所產生的硬體似乎小一點點, 但是你的方法似乎比較簡單點.
anyway, 互相交流吧.

改天有空的話來討論一下asynchrous circuit也不錯

addn · 發表於 2007-3-16 20:13:13

您好
我想到這個方法除了電路會比較大外還有其他缺點

1.不適合做成容量較大的FIFO

2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響

3.tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣
會有較長的延遲時間,所以速度被拖慢了

謝謝版主大大再提供了另一個思考的方向

tommywgt · 發表於 2007-3-17 10:56:27

1.不適合做成容量較大的FIFO
我覺得這部分是OK的, 如果你是在PLD上驗証的話會覺得硬體很大
但是做ASIC時你會發現其實很小的

2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
這些valid_bit如果跟著某些信的edge反應的話(latch), 問題會比較小, 不過我覺得你本來就會打算這麼做了

3.tigger level會用到連續加16次的組合邏輯tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣會有較長的延遲時間,所以速度被拖慢了
相同的, 用ASIC製程做時也不會有你講的這些問題, 另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)至於判斷其他的如flag4, flag8...可以想看看有沒簡單一點的方法.

addn · 發表於 2007-3-17 19:38:33

您好

1.
"另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)"

不了解這段話的意思,可以在進一步說明嗎

2.
  我這方法是假設讓/RD脈波,16*baud rate週期大大於亞穩態(metastate)出現的時間
  才適用的,可是最近看一些關於亞穩態的文章,發現亞穏態維持的時間是不定的,有機會
  超過/RD脈波及16*baud rate週期,這樣的話我想的這個方法就不能用了
  請問有辦法評估亞穩態維持的時間嗎

謝謝

[ 本帖最後由 addn 於 2007-3-18 10:34 AM 編輯 ]

tommywgt · 發表於 2007-3-18 12:55:01

1. 這是一個很直觀的想法, 全部判斷所有的bit所需要的and / or gate數目跟用multiplexer後只判斷2個bit 所需要的and /or gate數目, 可以評估計算一下, 看哪個比較省, 上回我也沒算, 你可以算算看.
我舉個例子好了: 如果WPTR永遠指向下一個空的位置的話, 那麼empty/full也可以如此表示:
empty = true if valid[WPTR-1]=false
full = true if valid[WPTR]=true
可能還有其他case需要考慮, 畢竟設計的方法不是只有一種而已

2. metastate是一個random function, 我們不需要去評估metastate的時間有多長, 我們只要避免在出現的時候產生錯誤的輸出即可.

addn · 發表於 2007-3-22 22:36:15

您好
關於 metastate
請問如果一個d-ff假設 clock頻率1 hz
如果剛好發生metastate,metastate這個狀態
有沒有可能有機會維持1秒的時間長度呢

謝謝

tommywgt · 發表於 2007-3-23 08:41:59

答案是沒有

metastate的時間長短是根據信號跟gate delay所得的, 也許設的計很糟糕時會出現us, 不然的話應該只會有ns的狀態

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[問題求助] uart 16550 FIFO問題

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