智原科技採用捷碼(Magma)的FineSim SPICE電路模擬器

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智原科技發表完整的聯電28奈米元件庫與記憶體編譯器
多項專利技術，滿足最佳效能、最小晶片尺寸，提升產製良率

; t& l  J' J6 |5 x" M[台灣 新竹] 2014年4月16日

1 b! n" g4 D' P+ U8 b# Y6 I: Y# lASIC設計服務暨IP研發銷售領導廠商 ─ 智原科技（Faraday Technology, TAIEX: 3035）於今日發表在聯電28奈米HPM（High Performance for Mobile，高效能行動運算）與HLP（High-Performance Low Power，高效能低功耗）製程的元件庫（cell library）與記憶體編譯器（memory compiler）。這套完整的28奈米解決方案，可滿足市場對低功耗、高密度與高速效能的需求，並有效提高良率。完成迄今，已經受到客戶的高度肯定與採用。

因應不同市場的需求，智原科技的28奈米元件庫中，包含了7軌的miniLib™ 、9軌的通用型元件庫、以及12軌的UHS-Lib™。同時，全系列都搭載了PowerSlash、多種臨界電壓元件、不同通道長度元件（multi-channel length）等低功耗機制。當中，miniLib™在不影響繞線能力（routability）的情況下，可大幅縮小晶片面積，約達20%；而12軌的UHS-Lib™則可提高ARM CPU的效能，達到1.5GHz。

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為了克服先進製程中的高度變異性，智原的28奈米記憶體編譯器，採用多種輔助電路來提高產出的良率與效能。其中，智原專利的NBL（Negative BitLine）技術可在低壓狀況下，強化寫入的能力，且經矽驗證，可在28奈米HPM變異最大（worst corner）的製程條件下，提升良率。而新一代的感測電壓追蹤技術（tracking control scheme of sensing margin）與DPRAM的儲存單元電流增強技術（cell current boost）可增加讀取成功率，降低最低工作電壓約200mV。另一項獲得專利的WLUD（Word-Line Under-Drive）技術，在測試晶片上，也已經被證實可有效降低讀取干擾（read-disturbance）。而ROM的部分，智原則採用最新的字元線漏電控制（bit-line leakage suppression），與隨製程變化自動調整的位元線升壓（adaptive word-line boost）技術，進一步擴大低壓條件下的讀取範圍。
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8 ?) }& n7 r( z9 n% j智原科技資深研發處長陳治弘表示：「奠基於二十年以上，與聯電合作開發基礎元件IP的經驗，智原科技已經具備相當深厚的技術實力、以及對聯電製程的高度掌握和熟悉度。所以在每一世代所推出的IP，不論是在尺寸、效能、功耗、以及良率表現上，都能具備高度競爭力，吸引IP與ASIC客戶的採用。同樣地，對於新推出的28奈米解決方案，我們也有相當的信心，可持續協助客戶在市場上攫取更大商機與獲得成功。」