智原科技採用捷碼(Magma)的FineSim SPICE電路模擬器

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降低模擬時間至 24 小時以下 其他競爭者的模擬器需時 26 天

* v1 j$ D/ c! \  L【新竹 台灣．桑尼維爾 加州 】2007 年 01月 16日
# n0 a% S! p6 T* z' F$ c半導體設計軟體供應商捷碼 (Magma) 設計自動化有限公司（納斯達克股票交易代碼： LAVA ）今日宣布，ASIC 設計服務暨 IP 研發銷售領導廠商 ─ 智原科技 ( 台灣股市交易代碼 : 3035) 已經選用捷碼 (Magma) 的 FineSim SPICE 電路模擬器作為其 高性能晶片設計的模擬器。 FineSim SPICE 雀屏中選的原因是，它展現了比其他幾個市面上常見的電路模擬器產品更好的準確性與更快速的運作時間，將設計上的模擬時間降低至 24 小時以下，而某一 通用競爭者的模擬器則需時 26 天 。
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6 v1 g7 U" f/ k, B" I“我們使用過七台不同的電路模擬器，但我們需要一個高性能晶體等級的 SPICE 電路模擬器供我們最新的、高頻率的 PLL 晶片使用 ” 智原科技 IRDC ( 基礎建設研發中心 ) 部長王志恆表示， ”藉由在我們的 10 /100/1000 以太網控制器， 10/100 快速以太網 PHY 核心，和聯電 90 奈米過程中的千兆赫 PLL IP 上使用 FineSim SPICE ，我們能在維護低抖動率的同時，增加頻率。我們準備將 FineSim SPICE 在我們的電路模擬器上規範化。 ” 廣泛被應用在家電產品譬如手機和衛星電視的 PLL ( 階段鎖圈環 ) 設計，要求低抖動率，與二個信號階段之間的變化。
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# z$ p5 R8 `" _2 R' T( B+ Z"我們的目標是達到一次設計成功，最後縮短上市時間。 " Wang 說， "FineSim SPICE 的準確性和其分散處理所導致的快速運行時間，能幫助我們迅速完成非常先進的設計 - 我們先前的模擬器需時 26 天，但是對同樣的設計， FineSim SPICE 只需要少於 24 小時。 " " 我們的主要焦點是改進設計生產力，而 FineSim SPICE 的目標就是快速地達到更好的準確性。 " 捷碼客製化設計業務總經理 Suk Lee 表示， " 使用 FineSim SPICE ，設計師能模擬非常高性能的晶片。如果使用傳統的模擬器產品，此種模擬將是不可能實現的。"

FineSim SPICE 是 SPICE 等級的模擬分析工具，內建為混合的數位和類比設計使用的晶體管級模擬分析能力。 FineSim SPICE 包含一個全套的 SPICE 模擬引擎 ，可使顧客在晶體管水平模擬大規模混雜信號系統晶片的分散處理 。藉由在維護充分的 SPICE 準確性的同時提供更快的速度和容量， FineSim SPICE 使設計師得以模擬先進的電路 -- 譬如 PLLs 、 ADCs ( 類比到數位轉換器 ) ， DACs ( 數位到類比轉換器 ) ，並且千兆赫 SERDES (SERializer/DESerializer)-- 他們早先甚至不會嘗試使用更慢的傳統 SPICE 模擬器來進行。

關於捷碼

1 g# E: x$ Z1 T應用於積體電路 (IC)設計的捷碼設計自動化有限公司 （Magma Design Automation） 軟體被公認為是半導體科技中最優秀軟體的代表。全球頂尖的半導體公司都使用捷碼 (Magma) 的 EDA (電子設計自動化) 軟體來設計和驗証複雜的、高性能的 IC ，應用於通訊、計算、消費電子以及網絡應用，同時，縮短了設計時間和成本。捷碼 (Magma) 公司為 IC 實施、分析、物理驗証、特徵描述和可編程邏輯設計以及公司完整的 RTL-to-GDSII 設計流程提供了“從 RTL 到矽片的最佳捷徑” ("The Fastest Path from RTL to Silicon") 。捷碼 (Magma) 總部位於美國加州矽谷的聖塔克拉拉市，在世界各地均設有辦公室。捷碼 (Magma) 的股票以交易代碼 LAVA 在納斯達克証券交易所掛牌交易。欲知更多有關捷碼的資訊，請上網 : www.magma-da.com。

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台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日宣布台灣積體電路製造股份有限公司（台積電TSMC）將於2008年3月份開始提供捷碼公司的Volcano™數據庫以及Quartz™ RC技術文件，連同台積電單元資料庫一起下載。
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　　利用Talus® IC實施系統中的文件以及單一指令，設計師能夠有效縮短45奈米以及65奈米積體電路的實施時間，並有效減少工作量。而在開始設計實施之前，其它的流程仍然需要多個步驟，包括將LEF/DEF文件、製造規則以及RC提取技術文件導入到多個工具中。
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2 ]  T7 J' q  i. _　　Volcano數據庫中也提供了一種更為有效的方法，使得實施開始之後的設計變更能夠得以實現。如果使用單獨運行的工具，設計師們需要耗費大量的時間將數據庫導入到相應的單點工具中。在實施過程中，如果設計師決定在資料庫或者設計規則之間進行切換，那麼必須重複若干次將所有數據庫導入到多個工具中的過程。由於捷碼公司的軟體是基於一個統一的數據庫模型，因此只需要導入新的數據庫即可。當只更新其中之一時，舉例說明，當台積電只更新器件單元資料庫，而不更新規則文件時，通過分別提供Volcano資料庫視野 (view)以及Volcano設計規則，使得台積電提高了下載的效率，並有效減少了Volcano的維護工作，反之亦然。」
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. j% [9 a1 B8 ]- {　　台積電資深設計架構行銷總監ST Juang表示「為了響應對捷碼積體電路實施工具組件以及支持其統一數據模型的先進技術設計架構持續增溫的需求，我們實施了對捷碼公司Volcano數據庫的支持。」他進一步強調「通過輕鬆地存取訪問高質量的數據庫，將大幅度地提高設計效率，並增加矽片首試成功的概率。」

　　捷碼科技設計實施事業部總經理Kam Kittrell表示：“將台積電強韌(robust)的製程技術和製造能力與捷碼公司整合的IC實施軟體結合在一起，無疑為用戶提供了意義非凡的性能、成本以及周轉時間等優勢，”他繼續表示說：“我們很高興能夠與台積電緊密合作，使得設計師們能夠更方便地充分利用我們的解決方案。

$ I5 s+ v6 T! D8 n2 o　　台積電已經針對經認證的工具數據庫，開發了一整套完善的品質控制製程，而且正在針對各種應用在45奈米、65奈米和90奈米等技術節點實施晶片設計。從3月份開始，台積電網站將會提供45奈米和65奈米的Volcano 顯示環境。

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無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)
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# m) l& s; M# m8 y$ X! ^  b5 T* c　　台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日發布了QuickCap® TLx ，該工具在堪稱業界黃金標準的3D電容提取器之上增加了先進的晶體管級(transistor-level)提取支持。

　　QuickCap TLx與捷碼今天同時發布的、全新的Titan™混合信號設計平台緊密地整合在一起，從而確保了設計師們能夠只利用物理平面佈局圖作為輸入對他們的設計進行模擬，而無需對平面佈局圖的寄生效應進行提取。同時，QuickCap TLx也可以單獨運行，能夠完全支持目前模擬、存儲以及時鐘網絡模擬中使用的主流行業標準。

; E+ c& s! g/ j- q5 f' N# {0 E9 s　　利用預特徵描述(pre-characterized)近似2.5D模型的、傳統的“基於幾何結構”(geometry-based)的提取器既無法處理65奈米以及45奈米設計中複雜的幾何結構，也無法實現必需的提取精度。

. i( i1 R# B  J$ B　　捷碼物理驗證事業部市場行銷副總裁Kevin Walsh表示：“使用如捷碼FineSim™電路模擬器的SPICE模擬的設計師們，需要的是最精確的平面佈局圖後生成的寄生網表。”他進一步強調：“目標定位於最少的失誤、甚至零失誤，使得設計師們能夠去除多餘的差數 (margin)，從而完全獲益於製造技術帶來的優勢，進而提高性能，增加利潤。
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9 j9 q& c$ L' D2 P( e    QuickCap TLx充分利用了久經考驗的捷碼技術。它利用了QuickCap NX工具先進的隨機游動分析方法，它是全球領先的代工廠公認的黃金參考標準。為了實現更高的產能和可擴展性，QuickCap TLx還採用了Quartz™ DRC和Quartz LVS管線技術。

以先進的特性應對45納米設計挑戰
  N9 e, V/ U9 H! P* q　　除了晶體管級的提取功能之外，QuickCap TLx工具中還包括了一些有助於應對來自45奈米以及更精細製程幾何拓撲結構(process geometries)挑戰的全新特點，包括：

• 考慮了應變矽影響，包括井鄰近效應（Well Proximity Effect, WPE）以及淺溝槽隔離（Shallow Trench Isolation, STI）
• 支持標準的代工廠綜合體，經過了參考流程的認證
• 基於Tcl的規則允許自定義的修正
• 改進了QuickCap提取的並行運行能力
• 當運行在多台設備上時，運行時間能夠隨設計規模的變化而升級
• 確保了寄生效應的降低以及網表生成控制
• 提供了基於閾(threshold)和分析的RC簡化
• 包括了靈活的網絡識別(net identification)，自動化的反向註釋
• 執行增量式提取

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Magma發表Titan 首套結合了全晶片、混合信號、分析和校驗的IC設計平台

無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)以及物理校驗整合(physical verification)和自動化

) m' y5 f  C2 i4 r  D' B　　台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日發表了首套全晶片級混合信號設計、分析以及校驗平台Titan™。不同於其它設計解決方案，Titan™將混合信號實施方案與數位實施(digital implementation)、電路模擬(circuit simulation)、晶體管級提取(transistor-level extraction)以及校驗緊密整合為一體——使得類比設計師們實現了效率和生產力的重大突破。
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　　由於 Titan™ 同樣基於捷碼科技的統一數據模型，因而它能夠緊密地與捷碼科技的Talus® 數位IC實施、FineSim™ Pro電路模擬、QuickCap® TLx晶體管級提取(transistor-level extraction) (同樣在今天發表)以及Quartz DRC 和Quartz LVS物理驗証產品共同工作。其結果就是類比和數位設計團隊不再單獨工作，而是能夠對彼此的設計空間有一個清晰的了解。

4 e0 G0 C' A2 h$ d/ A/ P* W+ V  y　　捷碼科技主席兼首席執行長Rajeev Madhavan 先生表示「Titan™平台是捷碼科技發展歷程中的又一個重要的里程碑，實現了IC設計中的遊戲變換優勢。」他進一步強調「通過針對數位設計的Talus和針對混合信號設計的Titan™平台，我們已經達到了之前電子設計自動化(electronic design automation)行業從未向晶片設計師們提供的整合水準。」
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7 c, N  M# Y# L% W; Y* E2 J1 O' @　　捷碼公司訂製設計事業部總經理Suk Lee 先生表示：“類比/混合信號設計工具已經無法像數位設計工具一樣緊跟摩爾定律(Moore’s Law)的發展步伐，利用這一無與倫比的類比IP優化(analog IP optimization)以及過程移植(process migration)、統一模擬(unified simulation)、物理驗証、物理設計和晶片完工修整環境的自動化-以及與數位設計流程的現場整合 - Titan在混合信號設計(mixed-signal design)的變革中實現了重大的飛躍。”

* D# x' c  J( @+ o* N; s& hTitan：類比/混合信號設計的進化
　　目前類比設計流程及其團隊與數位工作是完全隔離的。類比積體電路很大程度上仍然是全部訂製，而且需要艱辛的手工草圖繪制。除了成本相當耗時又易於出錯之外，晶體管級(transistor-level)的設計風格也不允許將現有的設計輕鬆地移植到新的代工廠(foundry)或新的製程/技術節點(process/technology node)。相反，此類設計的有效移植需要從頭開始進行電路重新實施。而通過Titan平台，類比設計師們仍可將自己的專業知識應用於第一電路拓撲的定義，但移植到新的節點將更為方便。

閃電般的自動化晶片完工修整以及與數位實施的現場整合
/ l1 u% I1 {* l; }5 i　　在傳統的流程中，晶片完工修整 (chip finishing) — 設計中的數位和類比模塊已經完成協同的佈置和佈線(placed and routed)— 是需要手工干預、相當耗時的一項工作。Titan的晶片完工修整是平台中首先發佈的產品，提供了完整的、自動化的晶片完工修整功能。
快速的、高容量的系統將混合信號平面規劃圖與Talus的佈局和佈線(placed and routed)功能整合為一。它能夠輕鬆、熟練地處理最大規模的設計，通過一個有效的、基於約束(constraints-based)的方法自動化類比網絡和特殊網絡佈線，通過與Talus、Quartz DRC 和 Quartz LVS的現場交互界面，使所有的混合信號平面規劃圖能夠立即用於物理和時序驗証簽核分析(physical and timing verification sign-off analysis)。Titan的晶片完工修整能夠實施同時影響類比和標準單元(standard-cell)組件的階段晚期的工程變更命令（ECOs），而不會導致嚴重的延期。
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高效率的全晶片電路模擬
. |- \7 O" b+ j$ g$ n& y　　利用業界領先的電路模擬器(circuit simulator)FineSim，以及堪稱業界黃金標準的寄生提取(parasitic extraction)工具QuickCap TLx，Titan提供了一個整合的模擬環境。對於真正的混合信號設計，FineSim 接口也允許全晶片的電路模擬(full-chip circuit simulation)，使得設計中的類比部分實現了SPICE 級(SPICE-level)的準確率，設計中的數位部分實現了fast SPICE 級的準確率。在將晶片交付矽片生產之前，這一特性確保了類比/數位接口的有效模擬和校驗。

　　Titan 晶片完工修整功能目前已經上市。欲獲得關於捷碼公司如何整合類比和數位設計以加速混合信號設計的開發，請上網 www.magma-da.com/WPTitan.html 下載白皮書《Titan 統一的、自動化的、全晶片混合信號設計解決方案》。
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提供Camelot CAD Navigation軟體的交叉映射功能 實現更快捷、更準確的裝置故障分析與除錯

9 `, b) k; U) _/ y5 f美國舊金山（發自SEMICON West）訊 — 晶片設計解決方案供應公司捷碼科技（Magma）（納斯達克交易代碼：LAVA），發表旗下Knights LogicMap與IntensityMap軟體新一代版本，將使半導體邏輯設備能更快速並更精確地進行裝置故障分析與除錯。

4 H$ q; O2 c- M& d; o" g. V升級後的產品所提供的主要強化功能，在於如何把通訊匣層故障（net failure）與內部瑕疵資料（隨機瑕疵）及無效通訊匣層頻率（failed net frequency）（系統瑕疵）進行關聯分析。LogicMap能夠將邏輯通訊匣層翻譯並規格化為物理座標，便利於故障通訊匣層與晶圓廠內部資料的相互關連。同時利用堆疊同一產品多路模具所產生的多重故障通訊匣層之結果，並依頻率進行色彩編碼後，工程師將可辨識系統故障熱點，進而把分析工作重點集中於這些區域。
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新版本產品的全新互動式IntensityMap結果與Camelot CAD導航的交叉映射功能，將可提供更快且更精確的關閉式迴路分析與除錯。經校驗的故障通訊匣層，可被交叉映射為佈局對比原理圖結果。之後，Camelot工具驅動程式便可驅動故障分析設備，擷取故障通訊匣層的準確物理座標，進而完成更快捷的裝置除錯作業。藉由上述強化功能，IntensityMap可同時縮短裝置除錯時間及設計最佳化的工作週期。

「對任何晶片無效的根本原因能夠發現得更加迅速，晶片就可以更快投入全面生產。」捷碼科技公司晶圓分析業務部副總裁Ankush Oberai表示：「有了新版本的LogicMap和IntensityMap，工程師便能利用晶圓廠內部瑕疵資料，迅速且有把握地找出可疑的製程步驟，並大幅降低進行物理故障分析的必要性。毫無疑問，如此將縮短故障分析製程並顯著地降低成本。」

7 d- z2 W) |  B! t) }新一代LogicMap及IntensityMap：進一步改善自動化、準確性與靈活性
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除了改善通訊匣層故障和晶圓廠內部瑕疵資料間的關聯性及與Camelot的交叉映射外，LogicMap及IntensityMap的其他強化功能還包括：

: ~) u( w/ U4 c� 透過移植到Linux系統，工程師可使用性能較高但成本較低的硬體設備
� 更簡化的資料輸入、提高了自動化水準和資料準確性
� IntensityMap支援區域分析，並可與具備業界標準的Camelot CAD導航系統進行交叉映射，可改善精準度並提高了分析靈活性
) i( A* M9 I3 [5 J: G- k( h7 J� 把ATPG支持擴充到包括Fastscan，Tetramax，Encounter Diagnostics，TestCompress和Yield Assist在內的所有主要故障診斷工具。如此將可把診斷結果回饋到裝置最佳化的導入流程中，使設計工作與實驗室和晶圓廠緊密連結，提供真正的可製造性設計（design for manufacturability）

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Knights Camelot為第一個能在製造過程中利用設計規則檢查（DRC）功能的CAD導航工具

美國加州舊金山訊 － 晶片設計軟體供應商捷碼科技（Magma®）（納斯達克交易代碼：LAVA）宣佈大幅強化業界標準CAD導航系統Knights CamelotTM的功能。其中，一款新的功能選項，使Camelot成為第一個能讓故障分析工程師在製造過程中進行設計規則檢查（Design Rule Checking, DRC）的CAD導航工具。新的Camelot功能選項加強了設計與製造關聯，並徹底縮短了大批量產良率時間，同時降低先進積體電路的製造成本。

$ O' B0 Z6 [& ~0 N9 s$ S  T5 c# ], o捷碼科技製造分析業務部副總裁Ankush Oberal表示：「Knights CamelotTM的強化與諸多全新功能選項，將使半導體晶片從概念到產品成型所需時間大幅縮短，這是我們在過去一年半中高密集研發工作的直接成果。Knights科技公司在近20年一直提供業界領先的故障分析、CAD導航和良率管理工具。在捷碼科技與其合併後，更使積體電路生產與製造分析得以緊密結合，實現了真正的可製造性設計。」

4 C5 A0 k, }' w0 B; c% V( [新的「線上搜尋分析器（On-Line Search Analyzer）」選項，加速並簡化了故障分析的搜尋功能。舉例來說，傳統需以手動進行可用聚焦離子束（Focused Ion Beam, FIB）修改區域的搜尋，透過自動化後進而加速且簡化了聚焦離子束修改工作。在這種情況下，線上搜尋分析器會針對佈局檔進行3維搜尋以找到合適的區域，讓聚焦離子束系統能通過電路系統，將離子束投射至影響點，又不截斷或影響其下方的幾何結構。這個新功能選項，整合了多項捷碼科技設計規則檢查（DRC）功能，使Camelot成為第一和唯一能讓故障分析工程師在製造過程中，利用設計規則檢查（DRC）功能的CAD導航工具。有了這些新功能，使用者將可針自行定義各種故障分析和裝置除錯技巧的應用。此靈活性讓使用者能夠縮短設備除錯和修復的週期時間，並降低報廢率（scrap）。
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* g' z' W) T% }1 I0 k同時，新的「熱點分析器（Hot-Spot Analyzer）」功能選項可分析佈局中的多重區域，並找到與這些區域鄰近或交叉的通訊匣層電路表（netlist）區段。一般而言，這些區域定義了光子射出（發射點）範圍，然後顯示每個熱點區域中的通訊匣層和每個通訊匣層的熱點數量。這項功能則縮短了利用發射式顯微鏡（emission microscope, EMMI）進行診斷程序的處理時間。
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此外，新的「即時圖像套疊（Live Image Overlay）」功能選項，更大幅提升製造工具平臺系統的準確度，使平臺系統與佈局協調一致。為了解決許多高倍率檢查、分析、探測和掃描電子顯微鏡（scanning electron microscope, SEM）工具可能存在的平臺不準確性，即時圖像套疊功能選項會擷取接受檢查設備的圖像，並將圖像套疊至設計佈局上。然後，利用先進的映對技術（mapping technology），確定圖像和佈局的關鍵共同功能，再使這些功能協調一致。藉由圖像與佈局的一致，將可校正任何平臺的不準確性，以使工具能夠準確地利用設計佈局達到精確的同等調教。

Oberai進一歩指出「這種整合為企業帶來多重助益。原先因無法運作而不得不棄置的晶片現在也能修復而出售，因此降低了銷售收入損失。在設計與故障分析之間建立關聯，代表設計師可將更多的時間運用於設計工作上，改以較少的時間來驗證設計的可製造性。而工作任務周轉時間縮短，則意味著產品可以更快上市，這又是所有利基點中最為重要的。」

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美國舊金山（發自SEMICON West)訊 — 晶片設計解決方案供應商捷碼科技（Magma）（納斯達克交易代碼：LAVA)，宣佈旗下為全世界半導體晶圓製造商所提供的可客制化良率管理軟體系統Knights YieldManager®引進全新強化功能。這些強化功能將使晶圓廠的良率管理、瑕疵分析、測試和產品工程師們得以收集、關聯、分析與分享內部度量資料、測試資料及晶圓廠資料。經過對軟體系統中點陣圖像輪廓和點陣圖像載入器的功能改善後，YieldManager用戶將可更精確有效地進行電子點陣圖像失效與線上度量資料、瑕疵資料之間的相關性分析，以提高出片良率並縮短產品上市時間。
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在導入強化點陣圖像模組後，YieldManager現在提供更全面完善的瑕疵點陣圖像分析。YieldManager可收集與儲存來自不同測試裝置、進行各種參數測量所獲得之更大量和更豐富的點陣圖像資料集，同時具備更具效力的圖形使用者介面，搭配多項全新分析與繪圖功\\\能，包括從多個點陣影像模具進行堆疊的堆疊密度圖，及依頻率進行色彩編碼的行列失效。藉由上述應用功\\\能及全新點陣圖像瑕疵分析功能，辨識失效位元型樣、自致命瑕疵中區別低優先度瑕疵，以及確認致命瑕疵的進行都將更為容易，進而可提升產品出片良率。
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; [% j1 G1 l+ Z. f  i/ j1 y「透過加速對失效根本原因的分析，以及消除在晶圓廠內，運作多重客客戶端伺服器應用軟體的必要性，YieldManager節省了工程時間並集中使用資源」捷碼科技晶圓分析業務部副總裁Ankush Oberai表示，「利用YieldManager的全新點陣圖像瑕疵分析能力，用戶將可執行更精確的分析並進一步提高生產力。”

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共同驗證SuperSpeed USB PHY (USB 3.0)與SuperSpeed Digital xHCI 主/從端控制器的整合，為USB3.0的推出預先做好相容性佈局
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2 D5 l0 g4 _8 T3 e! F, W- ~【新竹 台灣，桑妮維亞 加州】2008年11月25日

ASIC 設計服務暨 IP 研發銷售領導廠商 ─ 智原科技 (Faraday Technology, TAIEX: 3035)，以及頂尖的矽IP、IC系統及解決方案公司Fresco Logic，今天共同宣布一項針對USB3.0的合作計畫。此計畫主要用來協助驗證智原的USB 3.0 (SuperSpeed USB) PHY IP (Physical Layer IP)和Fresco Logic的USB 3.0 xHCI主端與元件控制器IP之間的整合相容性。Fresco Logic的夥伴計畫讓智原科技能夠獲得SuperSpeed xHCI主端與元件的FPGA硬體研發平台，以及讓智原PHY IP能夠在USB 3.0 xHCI 控制器上進行測試PHY子卡(daughter board)的介面規格。透過這樣的合作關係，未來客戶，尤其是系統或是系統代工廠商就能以一個強大而開放的平台作為產品研發的基礎，並搶先市場一步，以積極進行USB3.0的佈局。
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在進行USB3.0的研發同時，智原科技為了確保客戶能取得強大而可靠的SuperSpeed USB解決方案，希望透過此合作關係，得以進行系統層面的交互操作性測試。而這個合作關係涵蓋投產製造前後的確認。首先，在製造前期階段，智原的PHY會透過Fresco Logic的測試環境，進行部份的PHY測試，以便確保協定IP與PHY IP之間的交互操作性。接著在製造後期階段，智原則會運用Fresco Logic的xHCI主端與元件研發平台及智原的PHY子卡來完成實際硬體的交互操作性測試。經由這兩階段的確認之後，將能大幅降低客戶在運用SuperSpeed USB進行設計時的風險，進而加快產品上市的速度。

智原科技策略長王國雍指出：「我們在USB市場上擁有豐富的成功經驗，因此深刻體認到客戶在選擇與採用USB時，尤其對於交互操作性方面的要求。因此，我們很高興能與Fresco Logic進行合作，這是智原USB3.0進程的一大里程碑。Fresco的夥伴計畫可以稱的上是SuperSpeed USB市場供應鏈中的一大重要助力。透過這個計畫，客戶端在選擇方案時，得以同時享有低風險與高效率的優勢。而對於智原而言，透過這個合作，讓我們對於即將問世的USB3.0，更是充滿信心。我們也期待未來能與Fresco Logic有更密切的合作。」
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Fresco Logic總裁兼執行長Jing-Fan Zhang表示：「能與智原共同合作，來提升SuperSpeed USB的交互操作性、進而提供完整的解決方案，對於這個競爭激烈以及需求與日俱增的高速USB市場而言，有其顯著的意義。尤其以智原對於USB市場及客戶端的熟悉度與手感，都將有助於客戶成功配置USB 3.0、以及加速市場對該項新標準的接納!」

供應方式
& c5 F, m: J4 k& j8 V0 ?; PFresco Logic PHY夥伴計畫：正在進行中，且可以將USB3.0xHCI的主/從端控制器提供給早期採用的客戶。智原科技的USB 3.0 PHY：即將在2009年年初問世。

關於Fresco Logic – 將工程藝術化
$ m. h7 ?. t. |$ Y. EFresco Logic是一家針對行動及儲存內容提供先進解決方案的矽IP、IC系統與解決方案公司。由於高解析度影像及大量公眾媒體網路共享內容的出現，促成了市場對於快速連線、以及在消費性電子、個人運算以及行動裝置上日漸增加的儲存空間需求。Fresco Logic與策略客戶及夥伴密切合作，協助建構採用如SuperSpeed USB之類嶄新連接標準的新產品，以及新的應用儲存平台，如行動上網裝置所需的固態磁碟(SSD)。由於Fresco Logic提供了完備的矽IP、IC系統以及解決方案，因而讓產品研發公司能夠自行搭配成本需求，迅速在市場上推出SuperSpeed連線及彈性化的儲存方案。

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AltaSens利用捷碼科技（Magma）IC實現軟體標準化，簽訂多年合作協議

（美國加州聖荷西訊）晶片設計解決方案供應商捷碼科技（Magma）日前宣佈，AltaSens公司確定採用捷碼科技IC實現工具作為奈米積體電路（IC）設計平臺。專為高清晰度（HD）視頻領域提供高性能CMOS影像感測器供應商AltaSens公司，在過去3年�使用捷碼科技軟體的晶片設計獲得成功。最近其後端設計師通過使用捷碼科技軟體，一個人就能夠在僅僅一周時間內完成低功率500萬閘從最後RTL到GDSII的複雜設計。
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3 Z0 O; @/ O5 u9 H0 O' Y! `「AltaSens影像產品被廣泛應用於從廣播到醫療到監控攝像機等有高性能和低成本影像解決方案需求的各種領域中，」AltaSens公司資深物理設計工程師Glen Donelson表示：「捷碼科技IC實現軟體的先進功能以及該公司應用工程師所提供的世界級支援服務有助於我們創造產品來滿足我們客戶的技術和設計週期要求。」
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「通過自動化的可重複流程來提高設計師工作效率是捷碼科技軟體的一大優勢，」捷碼科技設計實施業務部總經理Kevin Moynihan表示，「AltaSens晶片設計成功記錄以及在超低功率設計上1周的RTL-to-GDSII設計週期證明我們的軟體可解決目前設計問題並滿足交付時間表要求的能力。」