請問PLL的BANDWIDTH為什麼是1/10的reference frequency

ahoku

請問先進,
- V; f# A/ [6 c+ p) q7 B% C; rPLL的BANDWIDTH為什麼是1/10的reference frequency,可以用清楚的方式解釋,如果式子的推導或許會更多,我所知道是穩定度考量,才設限1/10,
1/10是以什麼條件才成立呢 謝謝

ahoku

在locked 時,phase error小,是指 pfd相位己鎖住,由pfd的dead zone所產生嗎,如果是這樣的話,這種在time domain是什麼樣的jitter呢,個人看法是Determination jitter(DJ) ,這種Jitter是否看規格可否容許來決定嗎 ,如果想改善要改那裡著手呢,
再著想請教一下先進們,下線完測量,通常是那幾個  paramter跟預期有很大的出入,謝謝